测试结构的制作方法
【专利摘要】本实用新型提出了一种测试结构，用于监测半导体芯片的性能稳定性，包括多个测试单元，所述测试单元包括PMOS、与平行PMOS并保持一定间距的NMOS、形成于PMOS和NMOS之上的公共栅极、位于NMOS之下的N型衬底以及位于NMOS、PMOS以及N型衬底之上的多个通孔连线，所述NMOS包括一预掺杂区，所述预掺杂区具有预定宽度。测试单元中包括NMOS、PMOS以及公共栅极，在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响，从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。
【专利说明】测试结构
【技术领域】
[0001]本实用新型涉及半导体制造领域，尤其涉及一种测试机构。
【背景技术】
[0002]在半导体芯片制造完成后，通常需要对半导体芯片进行相应的性能测试，了解生产工艺中存在的问题，并针对性的对生产工艺进行优化。
[0003]现有技术中，半导体芯片制造完成后会出现异常情况。当对半导体芯片进行内建自测试(Built In Self Test，BIST)时，当电压在正常电压处于正常范围时(如1.2V时)，半导体芯片测试得到的结果为正常，当电压低于正常电压时(例如为0.9-0.8V时)，测试得到的结果为会出现异常，即，半导体芯片无法在电压波动较大的范围下正常进行工作，也表明半导体芯片的性能稳定性不强。
[0004]然而，上述问题无法在晶圆可接受测试(WAT)中显现出，也无法在在生产过程中靠缺陷检测等检测出，只能在半导体芯片制作完成后对其进行性能检测时才能发现，此时问题发现已经十分滞后，不利于批量生产。
实用新型内容
[0005]本实用新型的目的在于提供一种测试结构，用于监测半导体芯片的性能稳定性。
[0006]为了实现上述目的，本实用新型提出了一种测试结构，用于监测半导体芯片的性能稳定性，所述测试结构包括多个测试单元，所述测试单元包括PMOS、NM0S、公共栅极、N型衬底以及多个通孔连线，其中，所述PMOS和NMOS平行并保持一定间距，所述公共栅极形成于所述PMOS和NMOS之上，所述NMOS位于所述N型衬底之上，所述通孔连线分别位于所述NM0S.PM0S以及N型衬底之上，所述NMOS包括一预掺杂区，所述预掺杂区具有预定宽度。
[0007]进一步的，所述测试单元的个数范围是I?100个。
[0008]进一步的，每一个测试单元内的预掺杂区的预定宽度均相异。
[0009]进一步的，所述预掺杂区的预定宽度分别是S-6 σ?S+6 σ，所述S为实际生产中预定宽度，σ为实际生产中预定宽度的均方差。
[0010]进一步的，所述通孔连线包括NMOS通孔连线、PMOS通孔连线以及N型衬底通孔连线，所述NMOS通孔连线位于所述NMOS之上，所述PMOS通孔连线位于所述PMOS之上，所述N型衬底通孔连线位于所述N型衬底之上。
[0011]进一步的，所述NMOS通孔连线为两个，分别位于所述NMOS的源极、漏极两端。
[0012]进一步的，所述PMOS通孔连线为两个，分别位于所述PMOS的源极、漏极两端。
[0013]进一步的，将位于所述NMOS和PMOS源极的通孔连线使用金属互连线连接在一起。
[0014]进一步的，将位于所述PMOS漏极的通孔连线使用金属互连线连接在一起。
[0015]进一步的，将所述N型衬底通孔连线使用金属互连线连连接在一起。
[0016]进一步的，所述测试结构还包括P型衬底，所述P型衬底包围所述测试单元。
[0017]进一步的，所述P型衬底上形成有多个通孔连线。[0018]进一步的，所述测试结构中形成有介质层进行隔离。
[0019]进一步的，所述测试单元为反相器。
[0020]与现有技术相比，本实用新型的有益效果主要体现在:测试单元中包括NM0S、PMOS以及公共栅极，在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响，从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。
【专利附图】
【附图说明】
[0021]图1为工艺生产中对NMOS进行预掺杂时的结构示意图；
[0022]图2为本实用新型一实施例中测试结构的俯视图；
[0023]图3为本实用新型一实施例中测试结构的电路示意图。
【具体实施方式】
[0024]下面将结合示意图对本实用新型的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。
[0025]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0026]在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
[0027]正如【背景技术】所提及的，现有技术中，半导体芯片制造完成后会出现稳定性较差的情况，经过发明人的实验推理，引起半导体芯片稳定性较差的原因是由于对NMOS进行预掺杂时，NMOS中的电子会扩散至PMOS中，导致PMOS中的空穴减少。
[0028]详细的，请参考图1，图1为工艺生产中对NMOS进行预掺杂时的结构示意图，其中，半导体衬底10上形成有NMOS区21以及PMOS区22，在对NMOS区21进行预掺杂时，通常会在所述PMOS区22上方形成光阻30，以对所述PMOS区22进行遮挡，然而由于工艺存在一定的偏差，会导致所述光阻30暴露出的宽度由正�？矶萕l增大为异常宽度W2，进而导致预掺杂后预掺杂的宽度由正�？矶萀I增大为异�？矶萀2，即，NMOS区21的电子易扩散至PMOS区22中，降低了 PMOS区22的空穴数量，进而导致形成的半导体芯片稳定性降低。
[0029]然而现有技术中却无法及时监测该类问题，有鉴于此，本实施例提出了一种测试结构，用于监测半导体芯片的性能稳定性，请参考图2，所述测试结构包括多个测试单元，所述测试单元包括PM0S120、NM0S110、公共栅极200、N型衬底410以及多个通孔连线，其中，所述PM0S120和NMOSl 10平行并保持一定间距，所述公共栅极200形成于所述PM0S120和NMOSl 10之上，所述NMOSl 10位于所述N型衬底410之上，所述通孔连线分别位于所述NMOSl 10、PMOS 120以及N型衬底410之上，所述NMOSl 10包括一预掺杂区，所述预掺杂区具
有预定宽度S。
[0030]在本实施例中，所述测试结构还包括P型衬底420，所述P型衬底420包围所述测试单元，所述P型衬底420上也形成有多个通孔连线，所述测试结构中形成有介质层进行隔离(图中未示出)，所述测试单元的个数范围是I?100个,例如是5个(如图2中数字标识)，其中，每一个测试单元内的预掺杂区的预定宽度S均相异，为了更好的了解预掺杂区的预定宽度S对半导体芯片的影响，因此会选择采用不同预定宽度S的方式，以便了解预掺杂区的预定宽度S最大为多少。在本实施例中，所述预掺杂区的预定宽度S分别是S-6 σ?S+6o，例如相连的预定宽度S之间相差1，可以定义为I号测试单元的预定宽度S为S-2 σ，2号测试单元的预定宽度S为S-1 σ，3号测试单元的预定宽度S为实际为预定宽度S，4号测试单元的预定宽度S为S+1 σ，5号测试单元的预定宽度S为S+2 σ，其中，所述S即为实际生产中预定宽度，所述σ为实际生产中预定宽度S的均方差。
[0031]在本实施例的其他实施例中，相邻的所述预定宽度S之间可以相差0.5 σ，g卩加上一个实际的所述预定宽度S，一共需要25个测试单元。可以预知的是，可以根据不同的需要来选择不同的预定宽度S之间的差值。
[0032]在本实施例中，所述通孔连线包括NMOS通孔连线、PMOS通孔连线以及N型衬底通孔连线，所述NMOS通孔连线为2个，分别为位于所述NM0S110的源极端的NMOS源极通孔连线340以及位于所述NMOSl 10的漏极端的NMOS漏极通孔连线330，所述PMOS通孔连线为2个，分别为位于所述PM0S120的源极端的PMOS源极通孔连线320以及位于所述PM0S120的漏极端的PMOS漏极通孔连线310，所述N型衬底通孔连线350位于所述N型衬底410之上。
[0033]在本实施例中，将所述NMOS源极通孔连线340和PMOS源极通孔连线320使用金属互连线连接在一起，作为输出端Output,将所述PMOS漏极通孔连线310使用金属互连线连接在一起，用于接电压Vcc，再将所述N型衬底通孔连线350使用金属互连线连连接在一起，并接地。
[0034]请参考图2和图3，图2中的公共栅极为图3中的Common Gate，在对所述测试结构进行测试时，Common Gate用于接一定区间范围的测试电压,并将Vcc接高电平，当CommonGate端的测试电压在区间进行扫描时，可以测量出输出端Output的电压值，进而可以判段该测试结构是否存在性能不稳定的问题。若存在性能不稳定问题，则再采用微探针分别对5个测试单元进行检测，找出哪一个测试单元存在问题，由于不同测试单元对应一个预掺杂区的预定宽度S，这样便能得出半导体器件在哪个预掺杂的预定宽度S下存在问题，从而能够及时发现工艺问题，并对工艺进行相应的优化。
[0035]在本实施例中，如图3所示,所述测试单元为反相器。
[0036]综上，在本实用新型实施例提供的测试结构中，测试单元中包括NMOS、PMOS以及公共栅极，在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响，从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。
[0037]上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
【权利要求】
1.一种测试结构，用于监测半导体芯片的性能稳定性，其特征在于，所述测试结构包括多个测试单元，所述测试单元包括PMOS、NMOS、公共栅极、N型衬底以及多个通孔连线，其中，所述PMOS和NMOS平行并保持一定间距，所述公共栅极形成于所述PMOS和NMOS之上，所述NMOS位于所述N型衬底之上，所述通孔连线分别位于所述NM0S、PM0S以及N型衬底之上，所述NMOS包括一预掺杂区，所述预掺杂区具有预定宽度。
2.如权利要求1所述的测试结构，其特征在于，所述测试单元的个数范围是I?100个。
3.如权利要求2所述的测试结构，其特征在于，每一个测试单元内的预掺杂区的预定宽度均相异。
4.如权利要求2所述的测试结构，其特征在于，所述预掺杂区的预定宽度分别是S-6 σ?S+6 σ，所述S为实际生产中预定宽度，σ为实际生产中预定宽度的均方差。
5.如权利要求2所述的测试结构，其特征在于，所述通孔连线包括NMOS通孔连线、PMOS通孔连线以及N型衬底通孔连线，所述NMOS通孔连线位于所述NMOS之上，所述PMOS通孔连线位于所述PMOS之上，所述N型衬底通孔连线位于所述N型衬底之上。
6.如权利要求5所述的测试结构，其特征在于，所述NMOS通孔连线为两个，分别位于所述NMOS的源极、漏极两端。
7.如权利要求6所述的测试结构，其特征在于，所述PMOS通孔连线为两个，分别位于所述PMOS的源极、漏极两端。
8.如权利要求7所述的测试结构，其特征在于，将位于所述NMOS和PMOS源极的通孔连线使用金属互连线连接在一起。
9.如权利要求5所述的测试结构，其特征在于，将位于所述PMOS漏极的通孔连线使用金属互连线连接在一起。
10.如权利要求5所述的测试结构，其特征在于，将所述N型衬底通孔连线使用金属互连线连连接在一起。
11.如权利要求1所述的测试结构，其特征在于，所述测试结构还包括P型衬底，所述P型衬底包围所述测试单元。
12.如权利要求11所述的测试结构，其特征在于，所述P型衬底上形成有多个通孔连线。
13.如权利要求1所述的测试结构，其特征在于，所述测试结构中形成有介质层进行隔离。
14.如权利要求1所述的测试结构，其特征在于，所述测试单元为反相器。
【文档编号】G01R31/26GK203631540SQ201320804311
【公开日】2014年6月4日 申请日期:2013年12月9日 优先权日:2013年12月9日
【发明者】王喆 申请人:中芯国际集成电路制造(北京)有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
