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专利名称：一种差分电流采样电路的制作方法
技术领域：
本实用新型涉及一种差分电流采样电路。
背景技术：
在一些电路中，需要采集电路中某线路中的电流值。现有电路中的电流采样电路相对比较复杂，而且采用的双极型晶体管在集成电路中所占面积较大，切与其他器件工艺部兼容，速度也较慢。

实用新型内容本实用新型的发明目的在于针对上述存在的问题，提供一种差分电流采样电路。本实用新型采用的技术方案是这样的一种差分电流采样电路，包括采样电流输入端、电压输出端和控制脉冲输入端，该电路还包括一只电阻、四只PMOS晶体管和四只NMOS晶体管。采样电流输入端连接至第二 NMOS晶体管的漏极；电压输出端连接至第一 NMOS晶体管的源极；控制脉冲输入端连接至第一 NMOS晶体管的栅极；所述第一 PMOS晶体管的源极连接至电压源，漏极连接至第三NMOS晶体管的漏极，栅极连接至第二 PMOS晶体管的栅极、第四PMOS晶体管的漏极、通过第电阻连接至第四NMOS晶体管的漏极；所述第二PMOS晶体管的源极连接至电压源，漏极连接至第一NMOS晶体管的漏极和第四PMOS晶体管的源极；所述第三PMOS晶体管的栅极连接至第四PMOS晶体管的栅极和第四NMOS晶体管的漏极，漏极连接至第二 NMOS晶体管的栅极、第四NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极；所述第二 NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极均接地。在上述的电路中，所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管为参数相同的PMOS晶体管。在上述的电路中，所述第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管和第
四NMOS晶体管为参数相同的NMOS晶体管。综上所述，由于采用了上述技术方案，本实用新型的有益效果是采用MOS管电路，在集成电路中占用面积小，工艺兼容，速度也较快。

图I是本实用新型差分电流采样电路的电路原理图。
具体实施方式
以下结合附图，对本实用新型作详细的说明。为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。如图I所示，是本实用新型差分电流采样电路的电路原理图。本实用新型的·一种差分电流采样电路，包括采样电流输入端Ιο、电压输出端Vo和控制脉冲输入端MPG，该电路还包括一只电阻R1、四只PMOS晶体管Pl P4和四只NMOS晶
体管NI N4。
以下结合附图I对本实用新型上述各电子元器件间的连接关系做详细说明采样电流输入端Io连接至第二 NMOS晶体管N2的漏极；电压输出端Vo连接至第一 NMOS晶体管NI的源极；控制脉冲输入端MPG连接至第一 NMOS晶体管NI的栅极；所述第一 PMOS晶体管Pl的源极连接至电压源VCC，漏极连接至第三NMOS晶体管N3的漏极，栅极连接至第二 PMOS晶体管P2的栅极、第四PMOS晶体管P4的漏极、通过第电阻Rl连接至第四NMOS晶体管的漏极；所述第二 PMOS晶体管P2的源极连接至电压源VCC，漏极连接至第一 NMOS晶体管NI的漏极和第四PMOS晶体管P4的源极；所述第三PMOS晶体管P3的栅极连接至第四PMOS晶体管P4的栅极和第四NMOS晶体管N4的漏极，漏极连接至第二 NMOS晶体管N2的栅极、第四NMOS晶体管N4的栅极、第三NMOS晶体管N3的栅极和漏极；所述第二 NMOS晶体管N2的源极、第三NMOS晶体管N3的源极和第四NMOS晶体管N4的源极均接地GND。在本实用新型上述的电路中，所述第一 PMOS晶体管P1、第二 PMOS晶体管P2、第三PMOS晶体管P3和第四PMOS晶体管P4为参数相同的PMOS晶体管。在本实用新型上述的电路中，所述第一 NMOS晶体管NI、第二 NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4为参数相同的NMOS晶体管。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
权利要求1.一种差分电流米样电路，包括米样电流输入端(Ιο)、电压输出端(Vo)和控制脉冲输入端(MPG)，其特征在于，还包括一只电阻(Rl)、四只PMOS晶体管(Pl Ρ4)和四只NMOS晶体管(NI Ν4)； 采样电流输入端(Io)连接至第二 NMOS晶体管(Ν2)的漏极；电压输出端(Vo)连接至第一 NMOS晶体管(NI)的源极；控制脉冲输入端(MPG)连接至第一 NMOS晶体管(NI)的栅极； 所述第一 PMOS晶体管(Pl)的源极连接至电压源(VCC)，漏极连接至第三NMOS晶体管(Ν3)的漏极，栅极连接至第二 PMOS晶体管(Ρ2)的栅极、第四PMOS晶体管(Ρ4)的漏极、通过第电阻(Rl)连接至第四NMOS晶体管的漏极；所述第二 PMOS晶体管(Ρ2)的源极连接至电压源(VCC)，漏极连接至第一 NMOS晶体管(NI)的漏极和第四PMOS晶体管(Ρ4)的源极；所述第三PMOS晶体管(Ρ3)的栅极连接至第四PMOS晶体管(Ρ4)的栅极和第四NMOS晶体管(Ν4)的漏极，漏极连接至第二 NMOS晶体管(Ν2)的栅极、第四NMOS晶体管(Ν4)的栅极、第三NMOS晶体管(Ν3)的栅极和漏极；所述第二 NMOS晶体管(Ν2)的源极、第三NMOS晶体管(Ν3)的源极和第四NMOS晶体管(Ν4)的源极均接地(GND)。
2.根据权利要求I所述的差分电流采样电路，其特征在于，所述第一PMOS晶体管(Ρ1)、第二 PMOS晶体管(Ρ2)、第三PMOS晶体管(Ρ3)和第四PMOS晶体管(Ρ4)为参数相同的PMOS晶体管。
3.根据权利要求I所述的差分电流采样电路，其特征在于，所述第一NMOS晶体管(NI)、第二 NMOS晶体管(Ν2)、第三NMOS晶体管(Ν3)和第四NMOS晶体管(Ν4)为参数相同的NMOS晶体管。
专利摘要本实用新型公开了一种差分电流采样电路。第一PMOS晶体管的源极接电压源，漏极接第三NMOS晶体管的漏极，栅极接第二PMOS晶体管的栅极、第四PMOS晶体管的漏极、通过第电阻接第四NMOS晶体管的漏极；第二PMOS晶体管的源极接电压源，漏极接第一NMOS晶体管的漏极和第四PMOS晶体管的源极；第三PMOS晶体管的栅极接第四PMOS晶体管的栅极和第四NMOS晶体管的漏极，漏极接第二NMOS晶体管的栅极、第四NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极均接地。该电路在集成电路中占用面积小，工艺兼容，速度也较快。
文档编号G01R19/00GK202794304SQ20122050469
公开日2013年3月13日 申请日期2012年9月29日 优先权日2012年9月29日
发明者王纪云, 王晓娟, 周晓东 申请人:郑州单点科技软件有限公司