专利名称：集成电路测试优化方法及其测试装置的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及ー种集成电路测试优化方法及其测试装置。
背景技术：
基于集成电路测试高昂成本考虑，现今开发经济高效、适应能力强的芯片级电路快速并行测试及自动调整的技术显得尤其重要。本领域中，技术人员主要是在测试设备、DFT、测试接ロ等多种提升芯片级电路并行测试的基础上，结合测试算法、测试数据分析、测试时间及测试效率统计等技术来开发经济高效、适应能力强的集成电路测试流程全自动调整及并行测试效率自动评估，其中，通过探针卡/接ロ板Z空间高密度扩展、模拟/混合信号高平行度驱动接收扩展、高并行电源网路驱动拓扑、测试流程參数的优化、在线测试流程动态调整、芯片内部多测试项并行测试等技术，可以提升芯片级电路的并行测试效率，在将其应用到芯片级电路的量产测试中时，可以减少测试时间及测试成本，实现快速并行测试及测试流程全自动调整，满足现代化集成电路测试的需求，提升整体集成电路测试产业的竞争力。现有技术中对于失效的芯片的测试方法，通常是选取多个芯片，然后设定多个测试项，在测试过程中，一旦自动测试设备在当前测试项下检测到芯片有故障则立即停止测试，即表明该测试项失效，而后续的测试项目将不会再运行。因此失效芯片的测试时间取决于发现芯片故障的时间，即发现测试项失效的时间，而这一时间决定于发现芯片故障的测试项在整个测试流程中的位置。如何减小所述芯片的测试时间以及早检测出失效芯片以及如何缩短芯片的多测试项并行测试的测试时间成为本领域技术人员亟待解决的技术问题之一 O
发明内容
本发明的目的是提供ー种集成电路测试优化方法及其测试装置，通过对芯片的测试项失效概率进行排序，优化测试进程，以减少待测芯片的检测时间，从而減少整个测试时间，降低测试成本。本发明的技术解决方案是ー种集成电路测试优化方法，包括步骤101 :提供已检芯片的多个测试项的测试数据和多批次待测芯片；步骤102 :根据所述测试数据获取每个测试项的失效概率；步骤103 :按照所述失效概率从高到低排序所有测试项，形成一测试流程；步骤104 :按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；步骤105 :循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。作为优选对所述多批次待测芯片中的每ー批次待测芯片的并行测试包括，
采集每个测试项的并行测试时间，找出并行测试时间大于ー预定义时间的测试项；调整所述找出的各个测试项的參数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。作为优选所述芯片的并行测试效率Xefl= YSX,*TsiVTs,其中η表示测试项的数量；Tsi表示单site测试方法下测试项i的测试时间；Ts表示单site测试方法下所有测试项的测试时间； Xi表示测试项i的并行测试效率。作为优选所述测试项i的并行测试效率为Xi = (N-Ki)/(N-I) *Xbaseline,其中N表示并行测试的site数，所述N彡2 ;Ki表示并行测试(同时并行地多位进行测试)下测试项i的测试时间；Xbaseline表示自动测试设备基本的并行测试效率。本发明还提供ー种集成电路测试装置，包括存储单元，用于存储含有多个测试项的已检芯片的测试数据；采集单元，用于从所述存储単元中获取每个测试项的失效概率；排序单元，用于根据所述采集単元的失效概率从高到低排序所有测试项，形成一测试流程；测试单元，用于按照所述排序単元的测试流程对ー批次待测芯片测试，生成所述批次待测芯片的测试数据；输出单元，用于将所述测试单元产生的测试数据更新至所述存储単元的已检芯片的测试数据中。作为优选对所述多批次待测芯片中的每ー批次待测芯片的并行测试包括采集每个测试项的并行测试时间，找出并行测试时间大于ー预定义时间的测试项；调整所述找出的各个测试项的參数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。作为优选所述芯片的并行测试效率XeflT Σ(ネ*TJ/Ts，其中η表示测试项的数量；Tsi表示单site测试方法下测试项i的测试时间；Ts表示单site测试方法下所有测试项的测试时间；Xi表示测试项i的并行测试效率。作为优选所述测试项i的并行测试效率为Xi = (N-Ki)/(N-I) *Χ—其中N表示并行测试的site数，所述N彡2 ;Ki表示并行测试(同时并行地多位进行测试)下测试项i的测试时间；Xbaseline表示自动测试设备基本的并行测试效率。与现有技术相比，本发明集成电路测试优化方法在一批待测芯片测试中，通过失效分析，找出失效概率大的测试项，在测试项不变的情况下，将失效概率大的测试项调整到测试流程的前端，及早的检测出失效芯片，后续的测试项将不会再运行，减少失效概率过大测试项的重复测试，所述测试数据作为下批次待测芯片的失效分析数据，实现测试流程全自动调整，大幅度提升芯片测试效率，减少芯片测试时间及测试成本。
图I是本发明一实施例的集成电路测试优化方法的流程图；图2是本发明一实施例的集成电路测试优化方法中并行测试的流程图；图3是本发明一实施例的集成电路测试装置的结构示意图。
具体实施例方式本发明下面将结合附图作进一步详述在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图I是本发明并行测试方法的流程图。请参阅图I所示，本发明提供一种集成电路测试优化方法，包括以下步骤步骤101 :提供已检芯片的多个测试项的测试数据和多批次待测芯片；步骤102 :根据所述测试数据获取每个测试项的失效概率；步骤103 :按照所述失效概率从高到低排序所有测试项，形成一测试流程；步骤104 :按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；步骤105 :循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。基于芯片在量产中，对于失效的芯片，当自动测试设备在当前测试项(该测试项为设定的多个测试项中的一个)下检测到芯片有故障后则立即停止测试，即表明该测试项失效，而后续其他的测试项将不会再测试。所述集成电路测试优化方法在一批次待测芯片测试中，通过失效分析，找出失效概率大的测试项，在测试项不变的情况下，将失效概率大的测试项调整到测试流程的前端，及早的检测出失效芯片，后续的测试项将不会再运行，减少失效概率过大测试项的重复测试，所述测试数据作为下批次待测芯片的失效分析数据，实现测试流程全自动调整，大幅度提升芯片测试效率，减少芯片测试时间及测试成本。对所述多批次待测芯片中的每一批次待测芯片的并行测试包括在步骤201中，采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项；在步骤202中，调整所述找出的各个测试项的参数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。
所述多个测试项的芯片的并行测试效率(PTE,Parallel Test Efficiency) Xeff=
权利要求
1.一种集成电路测试优化方法，其特征在于，包括 步骤101:提供已检芯片的多个测试项的测试数据和多批次待测芯片； 步骤102 :根据所述测试数据获取每个测试项的失效概率； 步骤103 :按照所述失效概率从高到低排序所有测试项，形成一测试流程； 步骤104 :按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中； 步骤105 :循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。
2.根据权利要求I所述的集成电路测试优化方法，其特征在于，对所述多批次待测芯片中的每一批次待测芯片的并行测试包括 采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项； 调整所述找出的各个测试项的参数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。
3.根据权利要求2所述的集成电路测试优化方法，其特征在于所述芯片的并行测试效率 Xefl= ^(X1*!,)/Ts,i=t 其中n表示测试项的数量； Tsi表示单site测试方法下测试项i的测试时间； Ts表示单site测试方法下所有测试项的测试时间； Xi表示测试项i的并行测试效率。
4.根据权利要求3所述的集成电路测试优化方法，其特征在于所述测试项i的并行测试效率为 Xi = (N-Ki)/(N-I) *Xbaseline， 其中N表示并行测试的site数，所述N > 2 ; Ki表示并行测试下测试项i的测试时间； Xbaseline表示自动测试设备基本的并行测试效率。
5.一种集成电路测试装置，其特征在于，包括 存储单元，用于存储含有多个测试项的已检芯片的测试数据； 采集单元，用于从所述存储单元中获取每个测试项的失效概率； 排序单元，用于根据所述采集单元的失效概率从高到低排序所有测试项，形成一测试流程； 测试单元，用于按照所述排序单元的测试流程对一批次待测芯片测试，生成所述批次待测芯片的测试数据 输出单元，用于将所述测试单元产生的测试数据更新至所述存储单元的已检芯片的测试数据中。
6.根据权利要求5所述的集成电路测试装置，其特征在于，对所述多批次待测芯片中的每一批次待测芯片的并行测试包括 采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项； 调整所述找出的测试项的参数以缩短该测试项的测试时间，评估所述芯片的并行测试效率。
7.根据权利要求6所述的集成电路测试装置，其特征在于所述芯片的并行测试效率Xelf= Z(X,*Tsi)/TS, i=t 其中n表示测试项的数量； Tsi表示单site测试方法下测试项i的测试时间； Ts表示单site测试方法下所有测试项的测试时间； Xi表示测试项i的并行测试效率。
8.根据权利要求7所述的集成电路测试装置，其特征在于所述测试项i的并行测试效率为 Xi = (N-Ki)Z(N-I)^X baseline， 其中N表示并行测试的site数，所述N > 2 ; Ki表示并行测试下测试项i的测试时间； Xbaseline表示自动测试设备基本的并行测试效率。
全文摘要
本发明涉及一种集成电路测试优化方法及其测试装置，所述方法包括步骤101提供已检芯片的多个测试项的测试数据和多批次待测芯片；步骤102根据所述测试数据获取每个测试项的失效概率；步骤103按照所述失效概率从高到低排序所有测试项，形成一测试流程；步骤104按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；步骤105循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。通过对测试项故障覆盖有效性和故障出现的概率进行排序，优化测试进程，以减少待测芯片的检测时间，从而减少整个测试时间，降低测试成本。
文档编号G01R31/28GK102707225SQ201210207009
公开日2012年10月3日 申请日期2012年6月21日 优先权日2012年6月21日
发明者凌俭波, 孟翔, 汤雪飞, 罗斌 申请人:上海华岭集成电路技术股份有限公司
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