专利名称：测试电路、集成电路及其测试方法
技术领域：
本发明涉及一种测试电路、集成电路及其测试方法。
背景技术：
近年来，集成电路的大规模化，使检测包括集成电路在内的全电路故障(接线不良、元件不良)，生成测试图变得复杂起来，导致测试图的研发时间长和成本高。作为解决此类问题的方法，众所周知，如日本专利第2001-183424号公报披露的那样，有一种被称之为扫描手法的测试方法。
该扫描方法是指当逻辑设计结束，生成电路网表后，将扫描用的触发器(扫描用电路)插入电路(网表net list)。具体而言，就是将电路中的触发器(以下称为FF)置换成扫描用的FF。并且，利用含有扫描用的FF的网表进行故障仿真，生成(自动生成)测试图。再根据该测试图进行试制品和批量产品的测试。
然而，即使是采用该扫描方法，其大规模集成电路的测试图的生成和故障检测率的提高都是很困难的，特别是近年来，由于具有特定功能的电路模块化，将该�？榛恼庵值缏房榈暮昕�(宏单元)进行连接，设计集成电路的方法已成为设计的主流方法。例如，基于USB2.0的UTMI(USB2.0 Transceiver Macro cell Interface)标准的宏块与控制该UTMI的电路(Serial Interface Engine)或与包括用户定义电路的控制用宏块相连接，就可以设计出具有USB2.0功能的特定用途集成电路(ASIC)。在这种情况下，虽然可以较为容易地对每个宏块分别生成测试图，但是，生成检测宏块间的连接部分的故障(接线不良)测试图就不容易了，这是一个尚需解决的课题。
另外，还有一个必须解决的课题，就是集成电路的端子数量变的庞大，需要尽量减少其端子的数量。因此，最好测试端子的个数也要尽量减少。
发明内容
鉴于以上技术不足，本发明的目的在于提供一种能够实现测试图制作简单化等技术方案的测试电路、包含该测试电路的集成电路、以及采用该测试电路的测试方法。
本发明涉及一种用于测试具有多个宏块的集成电路的测试电路，其包括第一选择器，所述第一选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收第二宏块用的测试输入信号；以及第二选择器，所述第二选择器在其第一输入端接收来自第一选择器的输出信号，在其第二输入端接收来自第二宏块的输出信号；其中，在测试第一宏块的第一测试模式中，所述第一选择器，向第二选择器的第一输入端输出在第一宏块的第一输入端接收的输出信号；所述第二选择器，向第一宏块输出在其第一输入端接收的第一选择器的输出信号；在测试第二宏块的第二测试模式中，所述第一选择器向第二宏块输出在其第二输入端接收的第二宏块用的测试输入信号，所述第二选择器，将在第二宏块的第二输入端接收的输出信号作为第二宏块用的测试输出信号输出。
在本发明的第一测试模式中，由第一宏块输出的信号经由第一或第二选择器，输出到第一宏块；另外，在第二测试模式时，第二宏块用的测试输入信号由第二宏块输出，使第二宏块的输出信号作为第二宏块用的测试输出信号输出。
这样一来，例如，通过采用第一测试模式，可以检测出第一宏块和测试电路之间连接部分的故障。另外，通过采用第二测试模式，可检测出测试电路和第二宏块之间连接部分的故障。
还有，在通常工作模式(非第一、第二测试模式)中，也可以设置成第一选择器将从被第一输入端接收的第一宏块的输出信号输出到第二宏块，第二选择器将从被第二输入端接收的第二宏块的输出信号输出到第一宏块。
另外，第二宏块用的测试输入信号可以从测试输入端子输入，也可以从其他电路输入，另外，第二宏块用的测试输出信号可以从测试输出端子输出，也可以向其他电路输出。还有，可通过其他电路将第一选择器的输出信号输入到第二选择器的第一输入端，另外第一、第二选择器的输入也不限定于第一、第二输入端，也可以具备3个以上的输入端。
另外，在本发明中，还可以与第一宏块共同对测试电路设定扫描路径，所述第一测试模式是采用所述扫描路径，以扫描的方法进行测试的扫描模式。
这里，所谓的设定扫描路径是指例如，借助扫描用触发器(扫描电路)设定从扫描输入端子(1个或多个)到扫描输出端子(1个或多个)的通路。
还有，在本发明中，第一宏块向测试电路输出的信号数为I个，包括(I-J)个虚拟扫描用触发器，所述(I-J)个虚拟扫描用触发器，当从测试电路向第一宏块输入的信号数为J个(I＞J，I、J为大于等于2的整数)时，用于保持来自第一选择器的I个输出信号中的(I-J)个输出信号；在所述扫描模式中，所述虚拟扫描用触发器也可以通过扫描路径，输出所保持的输出信号。
这样就可以使对来自第一宏块的I个信号(第1-第I输出信号)中的(I-J)个输出信号(第J-第I输出信号)的接线不良进行高效率检测成为可能。
另外在本发明中，还可以包括测试用的缓冲器，所述缓冲器，每次以K位从K个(M＞K)测试输入端子输入并存储M位的第二宏块用的测试输入信号后，将所存储的测试输入信号输出到第一选择器。
进而，测试用的缓冲器，可以将存储L位(L是大于等于2的整数)的第二宏块用的测试输出信号，每次以K位从K个(L＞K)测试输出端子输出。
还有在本发明中，第二宏块是包含用于数据通信的物理层电路的宏块，包括通信序列发生器，其按照规定的通信步骤，与第二宏块之间进行信号收发处理；所述通信序列发生器，也可以在第二测试模式时，进行发送处理和接收处理，即，通过第一选择器，将向第二宏块传送的发送数据信号，传送给第二宏块；通过第二选择器，接收来自第二宏块的接收数据信号。
这样，由于能够通过通信序列发生器自动地进行与第二宏块之间的信息收发处理，因此可提高效率。另外，通信序列发生器可以只具有信息接收处理功能或发送处理功能的其中之一功能。
还有，在本发明中，还可以包括用于存储发往第二宏块的发送数据信号的测试用信号发送缓冲器和用于存储来自第二宏块的接收数据信号的测试用信号接收缓冲器。
这样，例如，也能以较慢频率的时钟频率存储发送数据信号或接收数据信号，实现更高可靠性的测试。另外，也可以只设置测试用信号发送缓冲器和接收缓冲器中的其中一个。
本发明的该测试电路还可以设置成所述测试用的信号发送缓冲器存储从测试输入端子输入的发送数据信号；所述通信序列发生器，在所述测试用的信号发送缓冲器结束发送数据信号的存储之后，通过第一选择器进行将被存储的发送数据信号发往第二宏块的处理的同时，执行接收来自设定成回送模式的第二宏块的接收数据信号的处理；所述测试用信号接收缓冲器存储被接收的接收数据信号，再向测试输出端子输出所存储的接收数据信号。
这样，就可以自动进行将测试用信号发送缓冲器的发送数据信号传送到第二宏块，将来自第二宏块的接收数据信号传送到测试用信号接收缓冲器这样的一系列收发信号处理，可以提高测试效率。
另外，本发明中，所述测试用信号发送缓冲器，也可以将向第二宏块传输的N位发送数据信号，以每次K位从K个(N＞K)输入，所述测试用信号接收缓冲器，也可以存储来自第二宏块的N位接收数据信号，并以每次K位向K个测试输出端子输出所存储的接收数据信号。
还有本发明涉及一种集成电路，其包括上述任何一项所述的测试电路；所述第一宏块；以及，所述第二宏块。
另外，集成电路还可以包括第一和第二宏块以外的宏块。
本发明涉及一种测试方法，所述测试方法是采用测试电路的方法，所述测试电路包括第一选择器，所述第一选择器在其第一输入端，接收来自第一宏块的输出信号，在其第二输入端，接收第二宏块用的测试输入信号；第二选择器，所述第二选择器在其第一输入端，接收来自第一选择器的输出信号，在其第二输入端，接收来自第二宏块的输出信号，所述测试方法是在进行第一宏块测试的第一测试模式中，向第二选择器的第一输入端输出在第一选择器的第一输入端接收的第一宏块的输出信号，向第一宏块输出在第二选择器的第一输入端接收的第一选择器的输出信号；在对第二宏块进行测试的第二测试模式中，向第二宏块输出在第一选择器的第二输入端接收的第二宏块用的测试输入信号，将在第二选择器的第二输入端接收的第二宏块的输出信号作为第二宏块用的测试输出信号而输出。
另外，在本发明中，还可以与第一宏块共同对测试电路设定扫描路径在所述第一测试模式时，利用扫描路径，以扫描方法进行测试。
在本发明中，从第一宏块向测试电路的输出信号数可以为I个，当从测试电路向第一宏块的输入信号数为J个(I＞J)时，保持第一选择器的I个输出信号中的(I-J)个输出信号，在所述扫描模式时，也可以通过扫描路径输出被保持的输出信号。
在本发明中，所述测试电路还可以包括通信序列发生器，用于按照规定的通信步骤与第二宏块之间进行收发信号处理，其中，在所述第二测试模式时，利用所述通信序列发生器，通过第一选择器将向第二宏块传送的发送数据信号传送给第二宏块；通过第二选择器，从第二宏块接收来自第二宏块的接收数据信号。
图1A、图1B是关于包括宏块的集成电路的测试方法示意图。
图2是本实施方式的测试电路构成图。
图3A、图3B是测试电路工作示意图。
图4是在宏块和测试电路上设定扫描路径的方法示意图。
图5A、图5B是扫描方法的示意图。
图6是采用扫描方法的测试方法流程图。
图7是包括虚拟扫描FF的测试电路示例。
图8A、图8B、图8C是虚拟扫描用FF的示意图。
图9是本实施方式的详细的测试电路示例。
图10是缓冲器的地址映射图例。
图11A-图11D是本实施方式涉及的测试用缓冲器、测试用信号发送缓冲器、测试用信号接收缓冲器的示意图。
图12是通信序列发生器的构成例。
图13是说明测试电路或通信序列发生器的动作状态的波形图。
图14是说明测试电路或通信序列发生器的动作状态的波形图。
图15是宏块MB1的一个实例。
图16是宏块MB2的一个实例。
具体实施例方式
下面围绕本发明的优选实施方式进行描述。另外，以下的本实施方式并不是对权利要求中记载的本发明内容的不当限定。而且在本实施方式中所描述的构成，并不一定全部作为本发明的解决方案加以采纳。
1、宏块间的连接部分故障的检测图1A给出的是采用连接多个宏块MB1、MB2(宏单元、电路块)构成的集成电路的示例。在对这种集成电路进行故障检测时，例如关于图1B所示的宏块MB1内部故障的检测，可通过在MB1上设定扫描路径进行的众所周知的扫描方法来实现。另外，关于宏块MB2内部故障的检测也一样，例如从测试输入端子TPI输入测试输入信号TIN，再从测试输出端子TPO输出作为其结果的测试输出信号TOUT，就可以实现。
然而，问题是，利用图1B所示的方法也很难检测出连接部分10(I个信号SC12的接线及J个信号SC21的接线)的故障。也就是说，即使在宏块MB1上设定扫描路径，但对连接部分10(信号SC12、SC21)的故障检出率，例如故障检测率达到90％以上的测试图的生成就很困难，因此，导致测试图的研发时间长和成本高。
另外，图1B的方法，由于需要设置(I+J)个测试端子TPI、TPO，所以，端子数量增加，使得集成电路的成本提高。因此，需要有一种能够很容易地对于这种宏块MB1、MB2间的连接部分10的故障进行检测的测试电路。
2、测试电路图2给出的是本实施方式的测试电路TC以及包括它在内的集成电路的构成例子。本实施方式的测试电路TC及集成电路，不必包括图2所示构成要素的全部，其中一部分也可以省略。而且本实施方式的集成电路还可以包含3个以上的宏块。
图2中，宏块MB1、MB2是具有1个或多个特定功能(例如通信用电路、控制通信电路的电路、与总线之间的接口电路、RAM、CPU、DSP、液晶驱动器、CCD控制器、或者用户自定义电路等)电路的电路块。
具体而言，MB2例如是包含通信用物理层电路的通信用的宏块，更具体地说，是基于UTMI规格(特定的接口规格)的宏块。另外，MB1例如是包含控制MB2的电路(SIE)、缓冲器、接口电路、或者用户字定义电路等宏块。换言之，MB1是由逻辑电路构成的宏块，MB2是包含通信用物理层电路等模拟电路的宏块。
测试电路TC包含选择器SEL1(第一选择器)。其中SEL1在其第一输入端输入来自MB1(第一宏块)的输出信号M1OUT。而在其第二输入端输入MB2(第二宏块)用的测试输入信号TIN。该SEL1的选择工作由选择信号SS1进行控制。
测试电路TC包含选择器SEL2(第二选择器)。其中SEL2，在其第一输入端输入来自SEL1的输出信号SQ。而在其第二输入端输入来自MB2的输出信号M2OUT。该SEL2的选择工作由选择信号SS2控制。
另外，如图3A所示，在测试MB1的第一测试模式中(例如扫描模式)，选择器SEL1，选择在其第一输入端接收的MB1的输出信号M1OUT(例如I个)后，向SEL2的第一输入端输出其输出信号SQ。另外，选择器SEL2将在其第一输入端接收的选择器SEL1的输出信号SQ作为输入信号M1IN(例如J个)，向MB1输出。如图3A所示，在该第一测试模式中，从端子DTIN(数据输入端子或扫描输入端子SCIN等)输入测试图信号(逻辑测试图)。并且将端子DTOUT(数据输出端子或者扫描输出端子SCOUT等)输出的结果与目标值进行比较和验证。
一方面，如图3B所示，在测试MB2的第二测试模式中，SEL1将在其第二输入端接收的MB2用的测试输入信号TIN(例如I个)作为输入信号M2IN(例如I个)输出到MB2。另外SEL2将在其第二输入端接收的MB2的输出信号M2OUT(例如J个)作为MB2用的测试输出信号TOUT(例如J个)输出。在该第二测试模式中，从端子TPI输入测试输入信号(逻辑测试图、发送数据信号)。并且将端子TPO输出的测试输出信号(逻辑测试图的结果、接收数据信号)与目标值进行比较和验证。
另外，在非第一、第二测试模式的通常工作模式(集成电路的通常工作模式)中，来自宏块MB1的输出信号M1OUT，通过选择器SEL1，作为向宏块MB2的输入信号M2IN输入MB2。另外宏块MB2的输出信号M2OUT，通过选择器SEL2，作为向宏块MB1的输入信号M1IN输入MB1。
还有，测试输入信号TIN，也可以是通过缓冲器等从测试输入端子TPI输入的信号，还可以是附图中没有示出的电路(例如下面所述的通信序列发生器)输出的信号。而且，也可以通过缓冲器等向测试输出端子TPO输出测试输出信号TOUT，还可以向附图中没有示出的电路(例如通信序列发生器)输出。
如果采用图2所示的本实施方式的测试电路TC，就可以由图3A的第一测试模式，检测出宏块MB1与测试电路TC的连接部分12的故障(接线不良)。而且通过图3B的第二测试模式，还可以检测出测试电路TC与宏块MB2的连接部分14的故障。因此，最终可以检测出在图1中说明的宏块MB1、MB2之间的连接部分10的故障。
而且，采用图3A的第一测试模式，能够比较容易地生成(自动生成)检测连接部分12的故障的测试图。另外，采用图3B的第二测试模式，也容易检测出连接部分14的故障。还有，如果利用测试输入信号TIN和测试输出信号TOUT，即使在宏块MB2包括通信用物理层电路等的模拟电路时，也将使其测试变的容易进行。因此，如果根据本实施方式，可以缩短测试图的研发时间、降低成本，同时还可以提高故障的测出率，提高集成电路的可靠性。
3、扫描方法图3A所示的第一测试模式，最好是用扫描方法进行测试的扫描模式。例如图4所示，不仅宏块MB1，对于测试电路TC也可以设定扫描路径。即宏块MB1内的触发器和测试电路TC内的触发器都可以置换成扫描用FF(扫描电路)，这些扫描FF这些扫描用FF通过网络连接构成扫描路径(扫描链)。换言之，是将宏块MB1及测试电路TC看成是1个宏块MB12，对于MB12的网表(net list)，采用公知的扫描测试用工具插入扫描用FF(设定扫描路径)。
例如，图5A示出的电路包含触发器FF1、FF2、FF3和组合逻辑电路CM1、CM2。在利用扫描方法对该电路进行测试时，如图5B所示，将触发器FF1、FF2、FF3置换成具有选择器SL1、SL2、SL3的扫描用触发器SFF1、SFF2、SFF3。另外设置贯通组合逻辑电路CM1，CM2的通常路径的旁路扫描路径SCPI、SCP2。
而且，首先将扫描允许信号SCEN设定为第一电平(例如高电平)，使选择器SL1、SL2、SL3选择扫描路径一侧(SCIN一侧)。并且从扫描输入端子SCIN，依次串行输入测试图信号，设定相对于触发器FF1、FF2、FF3的测试图信号。
接着，将扫描允许信号SCEN设定为第二电平(例如低电平)，使选择器SL1、SL2、SL3选择普通路径一侧(DIN一侧)。并且，例如仅激活相当于1个时钟脉冲的时钟信号CK，向组合电路CM1、CM2输入触发器FF1、FF2的输出信号的同时，将CM1、CM2的输出信号保持到FF2、FF3中。
然后，将扫描允许信号SCEN设定为第一电平，让选择器SL1、SL2、SL3选择扫描路径一侧(SCIN一侧)。并且将触发器FF1、FF2、FF3中保持的测试结果信号，通过扫描路径SCP1、SCP2从扫描输出端子SCOUT串行输出，与目标值进行比较。这样，就可以检测出触发器FF1、FF2、FF3以及组合逻辑电路CM1、CM2的元件不良或这些电路之间的接线不良。
图6示出的是采用扫描法的测试方法流程图。首先进行电路设计，生成所设计电路的网表(步骤S1、S2)。其次，使用公知的扫描测试工具，将扫描FF插入所设计的电路，生成包含扫描FF的网表(步骤S3、S4)。然后，利用含有扫描FF的网表，进行逻辑模拟，建立测试图(自动生成)(步骤S5、S6)。然后进行电路设计，生成屏蔽数据(步骤S7、S8)。利用在步骤S6作成(自动生成)的测试图，对试制品或批量产品进行测试(步骤S9)。
如果采用上述扫描方法，宏块的规模多少会增大，但是，由于能够断开位于扫描FF之间的组合逻辑电路，进行局部测试，因此，使测试图的生成变得简单化，同时还能提高故障的检测率。
另外，在本实施方式中，如图4所示，将宏块MB1和测试电路TC视为1个宏块MB12，对于宏块MB1及测试电路TC设定从扫描输入端子SCIN至扫描输出端子SCOUT(插入扫描用FF)的扫描路径，因此，能够以较高的故障检测率检测宏块MB1与测试电路TC间连接部分12的故障(接线不良)，并使故障测试图的生成变的容易。这样，可以实现测试图的研发周期缩短和低成本化。
4、虚拟扫描用触发器在本实施方式中，如图7所示测试电路TC中，可以包含1个或多个虚拟扫描用触发器DSFF。
例如图7中，来自宏块MB1的输出信号M1OUT数为I条，从测试电路TC向MB1的输入信号数为J条(I＞J，I、J为自然数或大于等于2的整数)。即输出信号M1OUT的个数比输入信号M1IN的个数多。像这样，在信号个数不同时，为了实现图4的对测试电路TC及宏块MB1，整体设计扫描路径的方法，在图7中，使测试电路TC中包含了虚拟的扫描用触发器DSFF。
具体而言，在测试电路TC内设置(I-J)个虚拟扫描用触发器DSFF，用于保持选择器SEL1的I条输出信号(第1-第I的输出信号)中的(I-J)条输出信号(第J至第I的输出信号)。另外，当是图4中描述的扫描模式(第一测试模式)时，虚拟扫描用触发器DSFF，通过扫描路径(从扫描输入端子，经扫描用触发器，到扫描输出端子的路径)，输出保持的输出信号。即DSFF保持从前段的扫描用触发器输入的信号，并将保持的信号向后段的扫描用触发器输出。
例如，使在图6所示的步骤S2生成的网表包含图8所示的3个(广义上是(I-J)个)虚拟触发器DFF1、DFF2、DFF3。在这些DFF1、DFF2、DFF3的数据端子D上连接选择器SEL1的I条输出信号中的(I-J)条输出信号DIN1、DIN2、DIN3(第J至第I的输出信号)。
另外，通过在图6的步骤S4、S5阐述的扫描方法，如图8所示，将网表中的DFF1、DFF2、DFF3置换成虚拟的扫描用触发器DSFF1、DSFF2、DSFF3(在通常动作模式中，是毫无意义的无效的虚拟触发器)。
另外，在扫描模式时，使SL1、SL2、SL3选择DIN一侧，将信号DIN1、DIN2、DIN3(从选择器SEL1或者SEL1的后段扫描用触发器输出的(I-J)条的输出信号)保持到DFF1、DFF2、DFF3中。然后，使SL1、SL2、SL3选择SCIN一侧，通过从SCIN到SCOUT的扫描路径，串行输出DFF1、DFF2、DFF3(DSFF1至DSFF3)中保持的信号DIN1、DIN2、DIN3。
图8C概念性地示出了宏块MB 1及测试电路TC上设定的扫描路径的状态。例如，在图8C中，从MB1到TC的输出信号M1OUT-1、M1OUT-2是2个(I个)，从TC向MB1的输入信号M1IN是1个，因此，设置了1个(I-J个)虚拟的扫描用触发器DSFF1。
另外，在SEL1-1(第一选择器)的第一输入端，接收来自MB1内的触发器FF6的输出信号M1OUT-1，在第二输入端，接收来自测试输入端子TPI-1的测试输入信号TIN-1。另外，SEL1-1的输出信号SQ-1由TC内设置的虚拟扫描用触发器DSFF1的数据端子输入。
另外，在SEL1-2(第一选择器)的第一输入端，接收来自MB1内的触发器FF5的输出信号M1OUT-2，在第二输入端，输入来自测试输入端子TPI-2的测试输入信号TIN-2。另外，SEL1-2的输出信号SQ-2由TC内设置的触发器FF2的数据端子输入。
另外，在SEL2(第二选择器)的第一输入端，接收来自SEL1-2的输出信号SQ-2，在第二输入端，接收来自MB2的输出信号M2OUT。并且，SEL2的输出信号TOUT向测试输出端子TPO或者MB1内的触发器FF4输出。
另外，在扫描模式时，通过从SCIN到SCOUT的扫描路径，DSFF1、FF2、FF3、FF4、FF5、FF6中保持的信号(值)由SCOUT串行输出，因此，可以实现利用扫描方法的测试。
通过采用以上方法，如图7所示，即使是在信号M1OUT的个数I比M1IN的个数J多的情况下，利用图4阐述的扫描方法就可以检测出剩余的(I-J)个信号M1OUT的接线不良，即在扫描模式时，通过从SCIN经过MB1、TC到SCOUT的扫描路径输出这些(I-J)个信号。其结果，使更具可靠性的故障检测成为可能。
此外，在图8A，置换成扫描用触发器之前的虚拟触发器DFF1、DFF2、DFF3，成了在其Q端子上无连接的触发器，像这样Q端子上无任何连接的触发器DFF1、DFF2、DFF3，一旦根据网表生成工具的标准，被判断为无效触发器时，就有可能被删除。因此，为了避免此类事情发生，也可以在DFF1、DFF2、DFF3的Q端子，连接对通常动作不会造成不良影响的节点(例如后述的测试用缓冲器的节点)。
5、详细例子5.1整体构成图9是表示测试电路TC的详细构成例。另外，本实施方式的测试电路不需要包括图9所示的全部构成要素，其中一部分也可以省略。
图9中的TPI是测试输入端子，TPO是测试输出端子。TPCK是测试时钟信号端子，TPRS是复位(重置)端子。还有TPAD、TPWR、TPRD分别是缓冲器(寄存器)的地址端子、写入端子和读出端子。此外，TPMD1和TPMD2是测试模式端子。还有PDP、PDM是在USB中定义的差动信号DP、DM(数据正、数据负)的端子。
在图9中，MB2是包含数据通信用的物理层电路PHY的宏块。作为该MB2，具有基于UTMI规格(广义上是通信宏块标准)的宏块等。另外，该宏块MB2也具有信号接收功能，即利用DP、DM，用回送模式，将在USB上传送的发送数据信号作为接收数据信号接收的功能。
测试电路TC包含通信序列发生器。该通信序列发生器CSQ，是在与宏块MB2之间，按照规定的通信步骤(根据通信宏块规格的通信规程)进行信号收发处理(信息交换处理)的序列发生器。从该序列发生器CSQ(测试用信号发送缓冲器TXB)输出的发送数据信号，作为对MB2的测试输入信号TIN1，输入选择器SEL1。另外，从选择器SEL2输出的测试输出信号TOUT1(TOUT)作为接收数据信号输入通信序列发生器CSQ(测试用信号接收缓冲器RXB)。
具体而言，通信序列发生器CSQ用于信号的发送处理和接收处理，在图3B中所示的第二测试模式时，将对宏块MB2的发送数据信号，通过选择器SEL1，发送给MB2的发送处理；以及，将来自MB2的接收数据信号，通过SEL2，从MB2接收的接收处理。
通信序列发生器CSQ包括测试用信号发送缓冲器TXB和测试用信号接收缓冲器RXB。TXB是存储(store)发往MB2的发送数据信号(TIN1)的缓冲器(寄存器)。RXB是存储来自MB2的接收数据信号(TOUT1)的缓冲器(寄存器)。即TXB将测试输入端子TPI输入的信号TI作为发送数据信号存储。另外RXB存储来自MB2的接收数据信号，并将所存储的接收数据信号作为信号TO，在数据输出端子TPO输出。
更具体地说，测试用信号发送缓冲器TXB存储从测试输入端子TPI输入的信号TI。另外，通信序列发生器CSQ，在TXB结束发送数据信号TI的存储后(存储规定的字节数的发送数据信号后)，通过选择器SEL1，将被存储的发送数据信号发送到宏块MB2。另外，通信序列发生器CSQ还进行接收处理，接收来自设定成回送模式的MB2的接收数据信号TOUT1。而且，测试用信号接收缓冲器RXB存储已接收的接收数据信号TOUT1，并向测试输出端子TPO输出已存储的接收数据信号。
另外，测试电路TC也可以仅设置发送缓冲器TXB或接收缓冲器RXB中的任意一个。而且，TXB、RXB既可以设置在通信序列发生器CSQ的内部，也可以设置在外部。
测试电路TC包括测试用信号缓冲器TSB，该TSB是存储(store)测试输入信号和测试输出信号的缓冲器(寄存器)。更具体地说，TSB存储来自测试输入端子TPI的信号TI后，作为测试输入信号TIN2向选择器SEL1输出。另外，TSB存储来自选择器SEL2的测试输出信号TOUT2(TOUT)，作为信号TO向测试输出端子TPO输出。
测试电路TC包括译码器DEC。该DEC根据来自集成电路的测试端子的信号，向测试电路的各个电路输出控制信号。更具体地说，在译码器DEC输入用于指定缓冲器TXB、RXB、TSB的地址(寄存器地址)的地址信号TAD、和这些缓冲器的写入信号TWR以及读出信号TRD。另外，输入测试模式信号TMD1、TMD2(第一、第二测试模式，或测试模式与普通工作模式的转换信号)、测试用时钟信号TCK、以及测试用复位信号TRS。译码器DEC基于这些从测试端子输入的信号进行译码处理，生成对通信序列发生器CSQ(TXB、RXB)、测试用缓冲器TSB的控制信号DCTL1、DCTL2，以及生成对选择器SEL1、SEL2的选择信号SS1、SS2。
例如通信序列发生器CSQ(TXB、RXB)根据来自译码器DEC的控制信号DCTL1和测试用时钟信号TCK等，将发送数据信号、接收数据信号存储到TXB、RXB中，或从TXB、RXB输出发送数据信号、接收数据信号，进行收发(信息交换)处理。另外，测试用缓冲器TSB根据来自译码器DEC的控制信号DCTL2和测试用时钟信号TCK等，进行存储处理和信号输出处理等，也就是在TSB中存储测试输入信号和测试输出信号的处理，及从TSB输出测试输入信号和测试输出信号的处理。
另外，译码器DEC当信号TMD1、TMD2都是低(L)电平(第一电平)时，将选择信号SS1设定成高(H)电平，以使选择器SEL1选择信号M1OUT，同时将信号SS1设定成低(L)电平，使选择器SEL2选择M2OUT。因此，工作模式转换成普通工作模式(非测试模式)。
另外，当信号TMD1为高电平(第二电平)时，将信号SS1和SS2同时设定成高电平，以使SEL1选择了信号M1OUT的同时，使SEL2选择信号SQ。因此，工作模式变成了测试宏块MB1的第一测试模式。
另外，当信号TMD2为高电平时，则将信号SS1、SS2同时设定成低电平，以使SEL1选择信号TIN1及信号TIN2的同时，使SEL2选择信号M2OUT。因此，工作模式变成了测试宏块MB2的第二测试模式。
5.2缓冲器的构成图10是表示测试用信号发送缓冲器TXB、测试用信号接收缓冲器RXB、测试用缓冲器TSB的地址映射图。
在本实施方式中，发送缓冲器TXB和接收缓冲器RXB分别为4级(广义上为多级)缓冲结构(FIFO构成)。即图10中，TxBuf0、TxBuf1、TxBuf2、TxBuf3相当于发送缓冲器TXB的4级缓冲器，RxBuf0、RxBuf1、RxBuf2、RxBuf3相当于接收缓冲器RXB的4级缓冲器。另外，这些4级缓冲器每个都是8位构成，也就是说在图10中，TxBuf0[7]至
是表示TxBuf0的每一位，TxBuf1、TxBuf2、TxBuf3也是一样。另外RxBuf0[7]至
是表示RxBuf0的每1位。RxBuf1、RxBuf2、RxBuf3也一样。
如图10所示，在本实施方式中，由来自端子TPAD的信号TAD指定的地址如果在0X0至0X7(16进制表示)的范围内时，可指定地址为发送缓冲器TXB或接收缓冲器RXB中的某一个。而且，如果激活来自端子TPWR的写入信号TWR，则指定发送缓冲器TXB，如果激活来自端子TPRD的读出信号TRD，则指定接收缓冲器RXB。
另一方面，当用信号TAD指定的地址在0X8至0XF的范围时，则指定地址为测试用缓冲器TSB。另外，可由读信号TRD、写信号TWR来进行读出或写入的指定。另外，如图10所示，测试用缓冲器TSB的每1位的赋值是TXMODE、XCVRSELECT、TERMSELECT.....TXSTART等。
例如TXMODE位是设定通信序列发生器CSQ的发送模式的，如果TXMODE被设定成“0”，则通信序列发生器CSQ传送完4字节的(广义上是多位)发送数据后就停止传送。另外，如果TXMODE被设定成“1”，则CSQ继续传送TxBuf0中存储的1字节的发送数据。
另外，XCVRSELECT、TERMSELECT、OPMODE1.....SUSPEND等，是对宏块MB2的输入端子(M2IN)设定目标信号电平(高电平、低电平)的数据位。另外MonRXACTIVE、MonRXERROR、MonLINESTATE1、MonLINESTATE0等用于监测宏块MB2的输出端子(M2OUT)的信号电平的数据位。
另外，TXSTART用来对通信序列发生器CSQ指示开始传送(测试用发送)的位。如果将TXSTART设定成“1”，则开始信号传送，而且，传送一结束，TXSTART即被清“0”。另外，当TXMODE为“1”时，如果TXSTART中写入“0”，便停止传送。
另外，在集成电路中，如果增加端子数量，就会致使制造成本的增加。因此，最好尽量减少测试端子数。在本实施方式中，采用了下述方法来减少图9给出的测试端子TPI、TPO的个数。
例如，设测试宏块MB2所需要的输入信号为M位，此时，在本实施方式中，如图11A、图11B所示，测试用缓冲器TSB从K个(M＞K，M、K是自然数或大于等于2的整数)测试输入端子TPI，每次K位输入并存储该M位的测试输入信号。然后，将存储的信号作为测试输入信号TIN2向选择器SEL 1输出。这样，可以从原来所需要的M个测试输入端子TPI，减少成K个。
例如在图10中，如果将XCVRSELECT至SUSPEND位都作为TPI设定成外部端子，则需要12个(M个)端子。对此，在图11A、图11B中，测试用缓冲器TSB，从TPI，对该12位(M位)的测试输入信号(XCVRSELECT至SUSPEND)，每次输入4位(K位)后进行存储。因此，可以将TPI的个数设为4个，减少集成电路的端子数目。
另外，假设发送数据信号及接收数据信号的位数是N位。这种情况下，在本实施方式中，如图11C、图11D所示，测试用信号发送缓冲器TXB以每次输入K位，从K个(N＞K，N、K是自然数或大于等于2的整数)测试输入端子TPI，输入该N位的发送数据信号(数据输入信号)，后进行存储。而且，将存储的信号作为测试输入信号TIN1向选择器SEL1输出。这样，原来需要N个测试输入端子TPI，现在可以减少成K个。另外，在图11C、图11D中，测试用信号接收缓冲器RXB，存储来自宏块MB2的N位的接收数据信号(测试输出信号)，并以每次K位向K个测试输出端子TPO输出存储的接收数据信号。这样，原来需要N个测试输出端子TPO，现在可以减少成K个。
例如，在图10中，如果将TxBuf0[7]至RxBuf0
全部作为TPI设定成外部端子，将RxBuf0[7]至RxBuf0
全部作为TPO设定成外部端子，则TPI、TPO的个数分别为8个(N个)，总共需要16个端子。与此相反，在图11C、图11D中，发送缓冲器TXB，以每次4位(K位)从TPI，输入8位(N位)的发送数据信号后存储。另外，接收缓冲器RXB，以每次4位向TPO输出8位的接收数据信号，因此，TPI、TPO的个数分别可以设定为4个(K个)，以使集成电路的端子数目减少。
还有，在本实施方式中，如图9、图10所示，将各4个(K个)的TPI、TPO端子共同连接在缓冲器TXB、RXB、TSB上，用地址信号TAD，进行这些缓冲器TXB、RXB、TSB的每个位的地址指定。从而，进一步减少集成电路的端子数得以成功。
5.3通信序列发生器图12表示通信序列发生器CSQ的构成例子。但是，通信序列发生器CSQ的构成并不限于图12所示的内容。
通信序列发生器CSQ包括发送序列发生器TSQ。该TSQ是在与宏块MB2之间，进行信息交换的发送序列处理的序列发生器。具体地说，发送序列发生器TSQ向宏块MB2输出信号TXVALID(发送开始信号)，表示发送数据信号DATAIN是有效的。而且，MB2视TXVALID激活期间存在的DATAIN为1个信息包。在图9中，该信号TXVALID作为信号TIN1，经SEL1向MB2输出。
另外，发送序列发生器TSQ，从MB2接收信号TXREADY，表示DATAIN的缓冲已经结束。该信号TXREADY，在图9中，从MB2经SEL2，作为信号TOUT1由发送序列发生器TSQ输入。
还有，发送序列发生器TSQ，利用控制信号TCTL(发送开始信号等)控制测试用信号发送缓冲器TXB。具体地说，控制来自发送缓冲区TXB的测试输入端子TPI的信号TI的存储处理。另外，控制发往发送缓冲区TXB的宏块MB2的信号DATAIN的输出处理。此时，在本实施方式中，采用比信号DATAIN的输出处理时的时钟频率CF1(例如60MHz)还慢的时钟频率CF2，将信号TI存入发送缓冲区TXB。如此采用低速的时钟频率CF2，就可以有充裕的时间进行信号TI存储处理。因此，即使是在测试输入端子TPI上寄生很大的寄生电容，也可以获得偏差小、稳定的测试结果。
通信序列发生器CSQ包括接收序列发生器RSQ。该RSQ是在与宏块MB2之间进行信息交换的信号接收处理的序列发生器。具体地说，接收序列发生器RSQ，从MB2接收表示在总线(信息转换路径)存在激活的信号RXACTIVE；表示接收数据信号DATAOUT是有效的信号RXVALID；以及表示在信息包的接收过程中曾经出错的信号RXERROR。在图9中，这些RXACTIVE、RXVALID、RXERROR信号，从MB2经SEL2，被作为信号TOUT1由接收序列发生器RSQ输入。
而且，接收序列发生器RSQ用控制信号RCTL控制测试用信号接收缓冲器RXB。具体地说，对接收缓冲器RXB存储从宏块MB2输出的信号DATAOUT的存储处理进行控制。并且，对发往接收缓冲器RXB的测试输出端子TPO的信号TO的输出处理进行控制。此时，在本实施方式中，采用比信号DATAOUT的存储处理时的时钟频率CF1(例如60MHz)还慢的时钟频率CF3(CF3也可以与CF2相同)输出信号TO。这样，采用较慢的时钟频率CF3，就能够以充裕的时间进行信号TO的输出处理。因此，即使是在测试输出端子TPO上寄生很大的寄生电容，也可以获得偏差小、稳定的测试结果。
下面，参照图13、图14的波形图，对测试电路TC及通信序列发生器CSQ的工作原理加以详细描述。
首先，如C1所示，采用外部测试器的测试端子，将地址信号TAD设定成0xB，并且将写信号TWR激活(低电平)的同时，通过将信号TI设为0x0，而使图10的PLLSELECT、OSCENB、CLKSELECT1、CLKSELECT0全部被设为“0”。而且，如C2所示测试器，将TAD设为0x8，使TWR激活，同时，通过将TI设为0x0，使图10的TXMODE为“0”。因此，通信序列发生器CSQ被设定为连续4个字节(多字节)发送数据信号的发送模式。
接着，如C3所示，测试器的地址信号TAD设定为0x0至0x7，将写入信号TWR设为有效的同时，通过将TI设定为0xF，而使图10的发送缓冲器TXB的4级缓冲器TxBuf0至TxBuf3的所有位都写入“1”。这种情况下，该写入处理采用低速的时钟频率CF2进行。另外，如C4所示，将测试器的地址信号TAD设定为0xF，并将写入信号TWR设为有效的同时，将信号TI设为0x1，以使图10的TXSTART设定为“1”。因此，通信序列发生器CSQ的自动发送处理开始。
图14是将图13中的C5所示内容部分放大的波形图。通信序列发生器CSQ(发送定序器TSQ)如果开始发送处理，则如图14中的D1所示，激活信号TXVALID，并且如D2所示，宏块MB2激活TXREADY。另外，D3所示的发送数据信号DATAIN(FF)被传送到MB2。
宏块MB2若接收到发送数据信号DATAIN，则如D4所示，用差动信号DP、DM，在USB总线(信息转移路径)上开始发送处理。而且，设定成回送模式的宏块MB2利用回送模式，将自己发送的发送数据信号再作为接收数据信号加以接收。另外，如D5所示，宏块NB2激活信号RXACTIVE。然后，MB2如D6、D7所示，激活信号RXVALID。于是，接受该信号的通信序列发生器CSQ(接收序列发生器RSQ)，如D8、D9所示，将来自MB2的接收数据信号DATAOUT(FF)存入测试用信号接收缓冲器RXB。此时，该存储处理可采用快速时钟频率CF1进行。
然后，如图13中的C6所示，将测试器的地址信号TAD设定为0x0至0x7，使读出信号TRD激活，从而，如C7所示，经测试输出端子TPO，由测试器读出接收缓冲器RXB中的接收数据信号TO。此时，采用较慢的时钟频率CF3进行该读出处理，然后，测试器将读出值与目标值进行比较处理，如果与目标值一致，则测试为合格，如果不一致，则为不合格，结束测试。
6、宏块图15是表示宏块MB1的一例。另外本实施方式的宏块MB1不限定于图15所示的构成。图15的宏块MNB1包括SIE(SerialInterface Engine)30、端管理电路40、缓冲器管理电路50、缓冲器60、批量传送管理电路70、DMAC(Direct Memory Access Controller)80。
SIE30是进行USB的信息包传送处理等种种处理的电路。该SIE30(广义上是第一接口电路)包括信息包处理器电路32、停止& 恢复控制电路34、事务管理电路36。其中信息包处理器电路32进行由标题(header)及数据构成的信息包的组合(生成)和分解等，或进行CRC的生成和译码。另外停止 & 恢复控制电路34对停止&恢复时的顺序进行控制。以及，事务管理电路36是对由标记、数据、信息交换等的信息包构成的事务处理进行管理。而且，事务管理电路36在收到标记信息包时，确认是否自己接收，是发给自己时，进行数据信息包的传送处理，之后进行信息交换信息包的传送处理。
端管理电路40是管理构成缓冲器60的各存储区入口的端点的电路，包括存储端点的属性信息的寄存器(寄存器组)等。
缓冲器管理电路50，例如是管理由RAM等构成的缓冲器60的电路。更具体地说，生成写入地址和读出地址，进行向缓冲器60写入数据和从缓冲器60读出数据的处理。
缓冲器60(信息包缓冲器、信息包存储装置)是经USB，暂时存储转送数据(信息包)的缓冲器，具有对用USB(第一总线)的数据传送速度和用EBUS(第二总线)的数据传送速度之差进行补偿(校正)的功能等。另外，EBUS是连接硬盘驱动器、光盘驱动器、MPEG编码器、MPEG译码器等外部设备的外部总线。
批量传送管理电路70是管理USB中的批量传送的电路。另外，DMAC80(广义上为第二接口电路)是通过EBUS与外部设备之间进行DMA传送的DMA控制器。
图16是表示宏块MB2的一个例子。本实施方式中的宏块MB2并不限定于图16所示的构成。
宏块MB2包括数据处理器电路90、时钟生成电路92、HS(HIGHSpeed)电路94、以及FS(Full Speed)电路96。这些电路为逻辑层电路。另外，MB2包括物理层电路的(PHY)的模拟前置电路98(收发电路)。
数据处理器电路90进行基于USB2.0等的数据传送的种种处理。更具体地说，发送时，为发送数据附加SYNC(SYNChronization)、SOP(Start of Packet)、EOP(End of Packet)的处理及进行位填充处理等。另一方面，在接收时，检查接收数据的SYN、SOP、EOP，进行删除处理或解除位填充处理。还有，数据处理器电路90，还进行生成控制数据收发的各种定时信号的处理。
USB2.0中，定义了HS模式(广义上第一传输模式)和FS模式(广义上第二传输模式)。HS模式是由USB2.0新定义的传输模式。FS模式是在以往的USB1.1中已经定义的传输模式。
时钟生成电路92是生成HS(高速)的480MHz的时钟和60MHz的系统时钟等的各种频率的时钟的电路，包括OSC、PLL480M、PLL60M。
其中OSC(振荡电路)，例如，通过与外部振子的组合，生成基础时钟。PLL480M是根据在OSC(振荡电路)生成的基础时钟，生成HS模式所必需的480MHz的时钟，和生成FS模式和系统时钟所需要的60MHz时钟的PLL(Phase Locked Loop)。PLL60MHz是根据在OSC(振荡电路)生成的基础时钟，生成FS模式和系统时钟所需要的60MHz时钟的PLL。
HS电路94是进行数据传送速率为480Mbps的HS模式的数据收发逻辑电路。另一方面，FS电路96是进行数据传送速率为12Mbps的FS模式的数据收发的逻辑电路。
模拟前置电路98(收发电路)是包含进行FS模式和HS模式的收发信号处理驱动器和接收器的模拟电路，采用差动信号DP和DM进行收发处理。该模拟前置电路98中可以包含HS模式用的驱动器及接收器，用于进行HS模式的收发；和FS模式用的驱动器及接收器，用于进行FS模式的收发。
另外，本发明不限定于本实施方式，在本发明的主题范围之内可以采取各种变形实施。
例如，测试电路第一、第二宏块的构成并不限定于在图2、图7、图9、图15、图16等描述的构成，可以进行各种变形实施。
另外，在使用的电路与本实施方式阐述的选择器SEL1、SEL2、虚拟扫描用触发器DSFF、通信序列发生器CSQ、测试用信号发送缓冲器TXB、测试用信号接收缓冲器RXB、以及测试用缓冲器TSB等同的电路时，也包含在本发明的等同置换范围内。
而且，在详细说明书或附图的记载中，作为广义用词(通信宏块规格、第一接口电路、第二接口电路、第一传送模式、第二传送模式、(I-J)个、多段(级)、多字节等)所引用的用语(UTMI、SIE、DAMC、HS模式、FS模式、3个、4级、4字节等)，在详细说明书或附图的其他记载中也可以置换成广义用词另外，在本发明的从属权利要求涉及的发明中，可以省略一部分被从属权利要求的构成要件。而且，本发明的独立要求1所涉及的发明的关键部分也可以从属于其它独立权利要求。
权利要求
1.一种用于测试具有多个宏块的集成电路的测试电路，其特征在于包括第一选择器，所述第一选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收第二宏块用的测试输入信号；以及第二选择器，所述第二选择器在其第一输入端，接收来自第一选择器的输出信号，在其第二输入端，接收来自第二宏块的输出信号，其中，在对第一宏块进行测试的第一测试模式中，所述第一选择器，向第二选择器的第一输入端输出在其第一输入端接收的第一宏块的输出信号，所述第二选择器，向第一宏块输出在其第一输入端接收的第一选择器的输出信号；在对第二宏块进行测试的第二测试模式中，所述第一选择器向第二宏块输出在其第二输入端接收的第二宏块用的测试输入信号；所述第二选择器，将在其第二输入端接收的第二宏块的输出信号作为第二宏块用的测试输出信号输出。
2.根据权利要求1所述的测试电路，其特征在于与第一宏块共同对测试电路设定了扫描路径，所述第一测试模式是采用所述扫描路径，以扫描的方法进行测试的扫描模式。
3.根据权利要求2所述的测试电路，其特征在于从第一宏块向测试电路输出的信号数为I个，包括(I-J)个虚拟扫描用触发器，所述(I-J)个虚拟扫描用触发器，在测试电路向第一宏块输入的信号数为J个(I＞J，I、J为大于等于2的整数)时，用于保持来自第一选择器的I个输出信号中的(I-J)个输出信号；在所述扫描模式中，所述虚拟扫描用触发器通过扫描路径，输出所保持的输出信号。
4.根据权利要求1所述的测试电路，其特征在于包括测试用缓冲器，所述缓冲器每次以K位从K个(M＞K，K、M是大于2的整数)测试输入端子输入并存储M位第二宏块用的测试输入信号后，将所存储的测试输入信号输出到第一选择器。
5.根据权利要求1所述的测试电路，其特征在于第二宏块是包含用于数据通信的物理层电路的宏块；所述的测试电路包括通信序列发生器，所述通信序列发生器按规定的通信步骤与第二宏块之间进行信号收发处理，其中，所述通信序列发生器在第二测试模式中，进行发送处理和接收处理，即通过第一选择器，将向第二宏块发送的发送数据信号发送给第二宏块的发送处理；通过第二选择器，接收来自第二宏块的接收数据信号的接收处理。
6.根据权利要求5所述的测试电路，其特征在于包括测试用信号发送缓冲器，用于存储发往第二宏块的发送数据信号；以及测试用信号接收缓冲器，用于存储来自第二宏块的接收数据信号。
7.根据权利要求6所述的测试电路，其特征在于所述测试用信号发送缓冲器存储从测试输入端子输入的发送数据信号；所述通信序列发生器，在所述测试用信号发送缓冲器结束发送数据信号的存储之后，通过第一选择器进行将被存储的发送数据信号发往第二宏块的处理的同时，执行接收来自设定成回送模式的第二宏块的接收数据信号的处理；所述测试用信号接收缓冲器存储被接收的接收数据信号，再向测试输出端子输出所存储的接收数据信号。
8.根据权利要求6所述的测试电路，其特征在于所述测试用信号发送缓冲器，将向第二宏块传输的N位发送数据信号，以每次K位从K个(N＞KN、K为大于等于2的整数)测试输出端子输入；所述测试用信号接收缓冲器，存储来自第二宏块的N位接收数据信号，并以每次K位向K个测试输出端子输出所存储的接收数据信号。
9.一种集成电路，其特征在于包括权利要求1-8中任一所述的测试电路，所述第一宏块，以及所述第二宏块。
10.一种采用测试电路的测试方法，所述测试电路包括第一选择器，所述第一选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收第二宏块用的测试输入信号；第二选择器，所述第二选择器在其第一输入端接收来自第一选择器的输出信号，在其第二输入端接收来自第二宏块的输出信号，所述测试方法的特征在于在对第一宏块进行测试的第一测试模式中，向第二选择器的第一输入端输出由第一选择器的第一输入端接收的第一宏块的输出信号；向第一宏块输出由第二选择器的第一输入端接收的第一选择器的输出信号；在对第二宏块进行测试的第二测试模式中，向第二宏块输出第一选择器的第二输入端接收的第二宏块用的测试输入信号；将在第二选择器的第二输入端接收的第二宏块的输出信号作为第二宏块用的测试输出信号而输出。
11.根据权利要求10所述的测试方法，其特征在于与第一宏块共同对测试电路设定扫描路径，在所述第一测试模式中，利用扫描路径，以扫描方法进行测试。
12.根据权利要求11所述的测试方法，其特征在于从第一宏块到测试电路的输出信号数为I个，当从测试电路向第一宏块的输入信号数为J个(I＞J)时，保持第一选择器的I个输出信号中的(I-J)个输出信号，在所述扫描模式时，通过扫描路径输出被保持的输出信号。
13.根据权利要求10所述的测试方法中，所述测试电路具有通信序列发生器，用于按规定的通信步骤与第二宏块之间进行收发信号处理，所述测试方法的特征在于在所述第二测试模式时，利用所述通信序列发生器，通过第一选择器将向第二宏块传送的发送数据信号传送给第二宏块；通过第二选择器，从第二宏块接收来自第二宏块的接收数据信号。
全文摘要
本发明提供一种测试电路、集成电路及其测试方法，所述测试电路包括选择器SEL1和选择器SEL2，所述选择器SEL1在其第一输入端，接收来自宏块MB1的信号M1OUT，在其第二输入端，接收宏块MB2用的测试输入信号TIN1和TIN2；所述选择器SEL2，在其第一输入端，接收来自SEL1的信号SQ，在其第二输入端接收来自MB2的信号M2OUT。在对MB1进行测试的第一测试模式中，SEL1向SEL2的第一输入端输出来自MB1的信号M1OUT；SEL2向MB1输出来自SEL1的信号SQ。在对MB2进行测试的第二测试模式中，SEL1向MB2输出MB2用的测试输入信号TIN1和TIN2；SEL2将来自MB2的信号M2OUT作为MB2用的测试输出信号TOUT输出。
文档编号G01R31/317GK1519576SQ200410039378
公开日2004年8月11日 申请日期2004年1月30日 优先权日2003年1月30日
发明者西田治雄, 石田卓也, 也 申请人:精工爱普生株式会社
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
