专利名称：一种基于波形复现的电缆故障检测和定位系统的制作方法
技术领域：
本实用新型涉及网络电缆故障的检测和定位，尤其涉及一种基于波形复现的网络电缆故障检测和定位系统，属于测试技术领域。
背景技术：
随着网络信息化技术的快速发展，互联网已经走进了千家万户，成为人们生活中不可或缺的要素之一，对人类的生产和生活产生了深远的影响。在互联网络快速发展的同时，由于网络传输电缆故障从而导致的网络故障时有发生，严重影响了人们正常的工作和生活，造成的经济损失也十分巨大。然而，传统的网络电缆故障检测方法大都存在使用复杂、测试精度不高、测试周期长、维护和检修成本高等缺点，同时网络电缆特殊的布线方式也给故障检测和维护带来了困难。因此开展网络电缆故障测试方面的研究具有十分重要的 现实意义。目前的电缆故障测试一般采用时域脉冲反射法，该方法的实施主要依据为如果电缆中存在故障，那么电缆故障点处的阻抗与正常电缆相比将发生明显的变化，电缆故障点就成了一个阻抗失配点，当沿着存在故障的电缆发送脉冲信号时，脉冲信号会在阻抗失配点处发生反射现象，对于不同的故障类型脉冲信号的反射系数也不同，断路故障时反射回来的信号是正波，短路故障时反射回来的信号是负波，并且都存在多次回波的现象。时域脉冲反射法与传统的测试方法相比具有适用范围广、测试精度高、测试简便等优点。虽然时域脉冲反射法的测试精度可以达到很高，但是它的测试精度是受发射脉冲的频率和脉冲的宽度影响的，如何有效地控制发射脉冲的频率和脉冲的宽度成为了改善该方法的关键。要想复现采集的波形，就要采用示波技术。目前常用的示波技术方案一般包括模拟信号通道、高速A/D数据采集电路、数据存储电路、CPU以及外围接口电路。首先由高速A/D对模拟信号进行数据采集，然后把采集的数据存储到存储芯片内，再由CPU控制运算将波形复现到显示器上。通常所指的示波器是可以直接观察和真实显示被测信号波形的，这种示波器可以用于时域测试，主要研究被测波形信号的幅度和对应的时间关系。在电缆故障类型检测和定位的应用中，运用示波技术复现时域脉冲信号的完整波形，从而更加准确和直观的确定电缆中是否存在故障，如果存在故障则可确定故障类型和故障位置信息。因为脉冲信号在电缆中的传输速度很高，约为200m/ys (根据电缆绝缘介质的不同该值会有不同)，这对测试系统在信号采集和处理的速度上要求很高，如果采用传统的示波方法，利用高速A/D进行数据采集的效果也并不是很理想，而且高速A/D芯片的价格也十分昂贵，不利于产品化。
发明内容本实用新型的目的是解决目前电缆检测技术中存在的不足，提供一种基于波形复现的网络电缆故障检测和定位系统，利用电缆故障点位置相对固定，且多次测试信号的回波波形一致的特点，实现一种利用简单方便的波形复现技术对电缆故障进行检测和定位，不仅能够降低系统的成本而且能够提高测试的精度和可靠性。为了实现上述目的，本实用新型采用的技术方案为一种基于波形复现的电缆故障检测和定位系统，其特征在于设有现场门级可控阵列FPGA芯片、脉冲发射驱动电路、高速比较器、IXD显示器、按键电路、UART接口、配置芯片、SDRAM存储芯片、参考电压输出电路及系统时钟，FPGA芯片内部包含嵌入式NIOS软核、脉冲发射控制�？�、移位寄存器�？�、PLL锁相环、高速计数器和多路选择器�？椋磺度胧絅IOS软核输出分别连接脉冲发射控制�？�、参考电压输出电路、高速计数器以及IXD显示器，嵌入式NIOS软核与SDRAM存储芯片、UART接口以及配置芯片双向连接，参考电压输出电路输出连接高速计数器，脉冲发射控制模块输出连接脉冲发射驱动电路，脉冲发射驱动电路发送激励脉冲到被测电缆，被测电缆回波信号输入高速比较器，高速比较器输出连接移位寄存器�？椋莆患拇嫫髂？橛肭度胧絅IOS软核双向连接，系统时钟输出连接PLL锁相环，PLL锁相环输出分别连接SDRAM存储芯片、嵌入式NIOS软核、多路选择器�？橐约奥龀宸⑸淇刂颇？椋嗦费≡衿髂？槭涑隽右莆患拇嫫髂？榧案咚偌剖鳎咚偌剖魇涑隽右莆患拇嫫髂？椋醇缏肥涑隽忧度胧絅IOS软核。 所述移位寄存器�？榘ǘ喔鲆莆患拇嫫魇孜蚕嗔钩�。与现有技术相比，本实用新型具有如下优点I、通过单比较器多次测试实现波形的完整复现，比较电压增幅可调，同步时钟可调，满足不同精度需求。2、结构简单，价格低廉，方便实用。3、闻速FPGA芯片可提供闻达IGHz的同步时钟，提闻对波形的复现精度。4、采集的数据可进行数学分析和处理，复现的完整波形可以直观的反映电缆故障类型和故障点的具体阻抗状态。
图I为本实用新型检测定位系统的结构示意图；图2为系统的数据处理示意图；图3为FPGA芯片内的嵌入式NIOS软核；图4(a)、(b)、(C)分别为FPGA芯片内的16、256、2048位的移位寄存器�？榈ピ煌�5为FPGA芯片内的高速计数器�？榈ピ煌�6为FPGA芯片内的PLL锁相环�？榈ピ煌�7(a)、(b)分别为FPGA芯片内的3选I和2选I多路选择器模块单元；图8为脉冲宽度控制模块；图9为系统运行的流程图。
具体实施方式
以下结合附图对本实用新型作进一步的详细描述。如图I所示，基于波形复现的电缆故障检测和定位系统，该系统包括设有现场门级可控阵列FPGA芯片、脉冲发射驱动电路、高速比较器、IXD显示器、按键电路、UART接口、配置芯片、SDRAM存储芯片、参考电压输出电路及系统时钟，FPGA芯片内部包含嵌入式NIOS软核、脉冲发射控制模块、移位寄存器�？�、PLL锁相环、高速计数器和多路选择器�？�。嵌入式NIOS软核输出分别连接脉冲发射控制�？椤⒉慰嫉缪故涑龅缏�、高速计数器以及IXD显示器，嵌入式NIOS软核与SDRAM存储芯片、UART接口以及配置芯片双向连接，参考电压输出电路输出连接高速计数器，脉冲发射控制模块输出连接脉冲发射驱动电路，脉冲发射驱动电路发送激励脉冲到被测电缆，被测电缆回波信号输入高速比较器，高速比较器输出连接移位寄存器模块，移位寄存器�？橛肭度胧絅IOS软核双向连接，系统时钟输出连接PLL锁相环，PLL锁相环输出分别连接SDRAM存储芯片、嵌入式NIOS软核、多路选择器�？橐约奥龀宸⑸淇刂颇？椋嗦费≡衿髂？槭涑隽右莆患拇嫫髂？榧案咚偌剖鳎咚偌剖魇涑隽右莆患拇嫫髂？椋醇缏肥涑隽忧度胧絅IOS软核。嵌入式NIOS软核作为系统的控制核心，负责协调控制FPGA芯片内部各�？楹屯獠扛鞯缏氛９ぷ鳎現PGA芯片内各功能�？橐约巴獠扛鞴δ苄酒９ぷ鳎蹦芄淮聿杉氖莺透聪植ㄐ危⒛芄欢愿聪值牟ㄐ谓蟹治龅贸黾觳饨峁�。本系统的工作原理及工作过程如下FPGA芯片作为该系统的处理器芯片，通过运 行其内部的嵌入式NIOS软核作为系统的控制核心，首先，由嵌入式NIOS软核控制参考电压输出电路输出高于激励脉冲幅值的参考电压给高速比较器，然后，控制脉冲发射控制�？樯瓒だ龀宓目矶龋陕龀宸⑸淇刂颇？榭刂坡龀宸⑸淝缏贩⑸浼だ龀宓奖徊獾缋拢氪送保莆患拇嫫髂？槎愿貌慰嫉缪瓜碌母咚俦冉掀鞯氖涑鼋峁胁杉咚偌剖饕捕圆杉萘靠技剖备咚偌剖骷锹院笤蛲Ｖ共杉汕度胧絅IOS软核控制将移位寄存器中的采集数据存储到SDRAM存储器中，一次采集过程结束；完成一次采集后再由NIOS软核控制参考电压输出电路降低高速比较器的参考电压并清空移位寄存器，重复上述发送激励脉冲、采集高速比较器的输出数据、SDRAM存储数据以及清空移位寄存器的过程，直到完成参考电压从高于激励脉冲幅值到低于负反射脉冲幅值的扫描，最后由NIOS软核将所有储存的数据读回，将这些数据按照波形复现的方法形成完整的复现波形，通过LCD显示出来，对复现的波形进行分析，如果复现的波形显示只有激励脉冲而没有回波现象，则表明被测电缆在检测的范围内不存在故障；如果复现的波形显示存在多次正回波现象，则表明被测电缆在检测的范围内存在断路故障，利用波峰与波峰的距离算出断路故障点离电缆被测起始点的距离；如果复现的波形显示存在多次负回波现象，则表明被测电缆在检测的范围内存在短路故障，利用波峰与波谷的距离算出短路故障点离电缆被测起始点的距离，将检测和定位的结果通过LCD显示出来，根据计算结果调整发射激励脉冲的宽度，重新检测以提高定位精度，利用多次回波的波形衰减来判断电缆线路的损耗情况，确定线路的老化程度，预测是否存在故障隐患。脉冲发射驱动电路发出的激励脉冲宽度可根据被测电缆的长度进行调节，被测电缆长，则发出的激励脉冲宽，被测电缆短，则发出的激励脉冲窄，小于IOm的电缆设定激励脉冲的宽度为20ns，大于IOm小于50米的电缆设定激励脉冲的宽度为30ns，大于50m小于100米的电缆设定激励脉冲的宽度为50ns，大于100米小于200米的电缆设定激励脉冲的宽度为70ns，大于200米的电缆设定激励脉冲的宽度为 IOOns0波形复现的方法是将从SDRAM芯片中读出的所有数据，按照对应参考电压从高到低的顺序从上到下依次排列，从左到右则按照高速计数器的计数值顺序依次排列，形成一个以参考电压幅值为纵轴，以高速计数器的计数值为横轴的坐标系，每一个采集的数据都同时对应一个计数值点和一个参考电压点，在该坐标系中的所有坐标点都只有“O”和“ I ”两种状态，采集到波形的地方为“1”，没有采集到波形的地方为“O”，整体上来看就是在波形包络的范围内都为“1”，在波形包络的范围外都为“O”，再将所有的“I”用折线包络起来，经过拟合，完成波形的复现。移位寄存器用来对高速计数器的输出信号进行采集，脉冲发射控制�？橛美纯刂品⑸浼だ龀宓目矶龋琍LL锁相环用来为系统提供不同频率的时钟信号，高速计数器用来控制移位寄存器采集的数据量，多路选择器可为移位寄存器和高速计数器提供可选择的采集和计数频率。脉冲发射驱动电路由嵌入式NIOS软核控制，能够发送宽度可控的脉冲波形。参考电压电路可以为高速比较器提供可变的参考电压；高速比较器能够根据提供的参考电压实现对脉冲信号的多次采集。SDRAM存储器用来存储采集的检测信号，LCD显示器用来显示操作流程、复现的波形以及波形分析的结果，如果存在故障则首先确定故障的类型再计算出故障点离电缆被测起始点的电缆长度。按键可用来控制系统的基本操作；UART接口可以用来向上位机传送采集的数据。如图2所示，是基于单比较器波形复现方法在电缆故障定位中的数据处理流程示·意图。该波形复现方法是基于对于同一条测试电缆，故障点的位置是不变的，在多次重复测试实验中，激励脉冲和回波波形也是不变的，通过调节比较器的参考电压，依次减小参考电压，记录每次采集的结果，经过多次重复实验得到不同参考电压对应的采集数据，综合后可复现完整波形。其中横向的“I”所示的是电缆故障定位中时域脉冲法的激励脉冲和回波脉冲；竖向I，2, 3分别表不第一次第二次和第三次重复测试实验中的参考电压,4, 5,6分别表示的是第一次第二次和第三次测试实验中的比较器输出结果；7表示FPGA控制器提供的同步时钟信号，系统在每个时钟的上升沿采集一次数据；8表示在同步时钟下，采集的对应数据结果。参考电压的大小是由PWM波控制的，通过调节PWM波的占空比来实现对参考电压的调节，PWM波是由嵌入式NIOS软核控制产生的，PWM波的占空比通过程序来改变。 如图3所示，FPGA内部的嵌入式NIOS软核包括系统�？榻涌诓糠趾妥远ㄒ褰涌诓糠郑低衬？榻涌诓糠钟职ㄊ敝有藕攀淙攵恕⑾低掣次皇淙攵恕ART接口、配置芯片EPCS接口和SDRAM接口，自定义接口部分又包括按键接口、多路选择器的控制端、信号发送控制端、LCD接口端、PWM波输出端等。如图4所示，是FPGA芯片内部的移位寄存器�？橥�。图中(a)为FPGA芯片内的16位的移位寄存器�？榈ピ�(b)为FPGA芯片内的256位的移位寄存器�？榈ピ�(c)为FPGA芯片内的2048位的移位寄存器�？榈ピ�。256位的移位寄存器�？榈ピ�16个16位的移位寄存器模块单元组成，2048位的移位寄存器�？榈ピ�8个256位的移位寄存器�？榈ピ槌�。移位寄存器的位数就是移位寄存器的容量，移存的位数由高速计数器的计数初值决定，移位寄存器由时钟信号驱动，该时钟信号由PLL锁相环提供。如图5所示是FPGA芯片内的高速计数器�？榈ピ�。高速计数器的计数初值由系统给定，可根据实际情况修改，但是计数初值不能大于移位寄存器的存储位数。高速计数器同样也是由时钟信号驱动，并且该时钟信号与移位寄存器的时钟驱动信号同步，这样才能保证计数一次采集一次。如图6所示，是FPGA芯片内的PLL锁相环�？榈ピ�。该锁相环的输入时钟信号为系统时钟信号50MHz，经过倍频之后一共有5个时钟信号输出。其中，CO是为SDRAM存储器提供的IOOMHz时钟信号；cl是为脉冲发送�？樘峁┑�200MHz时钟信号，同时也为高速计数器和移位寄存器选择的时钟信号；c2、c3是供高速计数器和移位寄存器选择的时钟信号，分别为500MHz和IGHz ；c4是提供给嵌入 式NIOS软核的IOOMHz的系统时钟。如图7所示，是FPGA芯片内的多路选择器�？榈ピ�。图(a)为FPGA芯片内的2选I多路选择器�？榈ピ�(b)为FPGA芯片内的2选I多路选择器模块单元，分别由sel [I. . O]和sel控制选择输出。如图8所示，是脉冲发射控制�？�。其中，CLK端口为时钟信号输入端，由PLL锁相环提供；EN为�？榈氖鼓芏耍汕度胧絅IOS软核提供；PULSE[3. . O]为脉冲宽度值输入端，由嵌入式NIOS软核提供；SIG0UT脉冲宽度值输出端，输出给脉冲发射电路。如图9所示，是该单比较器波形复现技术的软件流程图。首先，初始化系统，包括计数器的计数初值、检测脉冲的宽度、采集的时钟频率等；然后，由脉冲发射电路发送检测脉冲，与此同时移位寄存器开始采集比较器的输出信号，高速计数器开始同步计数，当计数器记满则停止采集，将该次采集结果存入SDRAM中，降低参考电压准备下次采集；再然后，判断参考电压是否已经达到了最低值，如果还不是最低值则重复上述过程继续采集，如果已经是最低值则停止采集；最后，将所有的采集数据从SDRAM中读出复现波形并对复现后的波形进行详细分析，分析结果包括故障类型和故障位置，再把分析得出的检测结果显示到IXD显示屏上。系统在调节参考电压时，参考电压每次调节的幅度越�。聪值牟ㄐ尉驮浇咏嫉牟ㄐ危ㄎ坏木纫簿驮礁撸钦庋簿鸵馕蹲偶觳庵芷诒涑ぃ娲⒌氖萘勘浯螅牡南低匙试匆簿驮蕉�。本系统实施例结合实际的检测情况选取略大于激励脉冲幅值到略小于负的激励脉冲幅值之间等压差的9个参考电压点，这样既能够满足故障定位需求也能够缩短检测周期节省系统资源。系统在采集高速比较器的输出结果时，每个参考电压下采集的数据量是有限的，采集的数据量由高速计数器的计数初值决定，每一个时钟的上升沿高速计数器计数一次，移位寄存器采集数据一次，高速计数器记满则停止采集并清空移位寄存器。高速计数器的计数初值由系统给定，最大的计数范围不能超过移位寄存器的存储位数，否则有可能导致采集数据丢失。系统在进行波形复现时，是按照对应参考电压从高到低的顺序将采集的数据从上到下依次排列，从左到右是按照高速计数器的计数值顺序依次排列的，这个样便形成了一个以参考电压幅值为纵轴以高速计数器的计数值为横轴的坐标系，每一个采集的数据都同时对应一个计数值点和一个参考电压点，在该坐标系中的所有坐标点都只有“O”和“ I”两种可能，也就是在采集到波形的地方为“1”，在没有采集到波形的地方为“0”，整个坐标系从整体上来看就是在波形包络的范围内都为“ 1”，在波形包络的范围外都为“0”，利用折线将所有的“I”包络起来，再经过线性拟合，便完成了波形的简单复现，再把复现的波形用IXD显示出来。系统在进行波形分析时，如果复现波形的坐标系中只存在一个波形，则认为在该系统的检测范围内不存在故障；如果复现波形的坐标系中存在多个正波形，则认为在该系统的检测范围内存在断路故障，首先通过复现的波形分析出每一个波峰点所对应计数值，再利用波峰点到波峰点的计数差值计算出故障点到监测点的电缆长度。例如在坐标系中复现N个正波形，选取前两个正波形来计算，因为前两个波形信号是最强的，两个波峰点
之间的计数差值为Ac，计数器的驱动时钟周期为T，脉冲在电缆中的传播速度为V，由于
脉冲在电缆中传输了一个来回，所以通过波峰点到波峰点的距离计算出的距离就是两倍
于检测点到故障点的电缆长度，设故障点到检测点的电缆长度为L，可得到距离计算公式 \r ■ T ■ V
L=^^;如果复现波形的坐标系中存在一个正波和多个负波形，则认为在该系统的检
测范围内存在短路故障，同样选取第一个正波形和第一个负波形来计算，利用波峰点到波
谷点的计数差值计算出故障点到监测点的电缆长度，例如第一个波峰点到第一个波谷点 的计数差值为Ac，计数器的驱动时钟周期为T，脉冲在电缆中的传播速度为V，设故障点到
Ar-T-V
检测点的电缆长度为L，可得到距离计算公式i = ~~。再根据初次分析得到的检测结
果选择合适的发射脉冲的宽度和脉冲信号采集频率，重新进行上述测试方法，这样便能够达到最优的检测结果。
权利要求1.一种基于波形复现的电缆故障检测和定位系统，其特征在于设有现场门级可控阵列FPGA芯片、脉冲发射驱动电路、高速比较器、IXD显示器、按键电路、UART接口、配置芯片、SDRAM存储芯片、参考电压输出电路及系统时钟，FPGA芯片内部包含嵌入式NIOS软核、脉冲发射控制�？�、移位寄存器�？�、PLL锁相环、高速计数器和多路选择器�？椋� 嵌入式NIOS软核输出分别连接脉冲发射控制�？�、参考电压输出电路、高速计数器以及IXD显示器，嵌入式NIOS软核与SDRAM存储芯片、UART接口以及配置芯片双向连接，参考电压输出电路输出连接高速计数器，脉冲发射控制模块输出连接脉冲发射驱动电路，脉冲发射驱动电路发送激励脉冲到被测电缆，被测电缆回波信号输入高速比较器，高速比较器输出连接移位寄存器�？椋莆患拇嫫髂？橛肭度胧絅IOS软核双向连接，系统时钟输出连接PLL锁相环，PLL锁相环输出分别连接SDRAM存储芯片、嵌入式NIOS软核、多路选择器�？橐约奥龀宸⑸淇刂颇？椋嗦费≡衿髂？槭涑隽右莆患拇嫫髂？榧案咚偌剖鳎咚偌剖魇涑隽右莆患拇嫫髂？椋醇缏肥涑隽忧度胧絅IOS软核。
2.根据权利要求I所述的基于波形复现的电缆故障检测和定位系统，其特征在于移位寄存器模块包括多个移位寄存器首尾相连构成。
专利摘要一种基于波形复现的电缆故障检测和定位系统，NIOS软核输出分别连接脉冲发射控制�？�、参考电压输出电路、高速计数器以及LCD显示器，NIOS软核与SDRAM存储芯片、UART接口以及配置芯片双向连接，参考电压输出电路输出连接高速计数器，脉冲发射控制模块输出连接脉冲发射驱动电路，脉冲发射驱动电路发送激励脉冲到被测电缆，回波信号输入高速比较器，高速比较器输出连接移位寄存器�？椋莆患拇嫫髂？橛肭度胧絅IOS软核双向连接，系统时钟输出连接PLL锁相环，PLL锁相环输出分别连接SDRAM存储芯片、NIOS软核、多路选择器�？橐约奥龀宸⑸淇刂颇？椋嗦费≡衿髂？槭涑隽右莆患拇嫫髂？榧案咚偌剖鳎咚偌剖魇涑隽右莆患拇嫫髂？椋醇缏肥涑隽忧度胧絅IOS软核。
文档编号G01R31/08GK202710701SQ20122022025
公开日2013年1月30日 申请日期2012年5月15日 优先权日2012年5月15日
发明者吴剑锋, 于忠洲, 李建清, 王佚楠, 罗堪, 毛志鹏, 杨宇荣, 徐高志 申请人:东南大学
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