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专利名称：半导体装置及其测试方法
半导体装置及其测试方法
相关申请的交叉引用
本申请要求2010年11月26日向韩国知识产权局提交的韩国专利申请 No. 10-2010-0118787的优先权，其全部内容通过引用合并于此。技术领域
本发明的各个实施例涉及半导体装置以及相关方法。具体而言，某些实施例涉及一种半导体装置及其测试方法。
背景技术：
半导体装置在作为最终产品交货之前通常要经过各种测试来验证。通常，执行压缩测试来减少测试时间和提高测试效率。压缩测试可以显著地减少测试时间，原因在于其是通过将以相同电平储存的多个数据进行压缩、并检测压缩数据的电平来执行的。
为了提高集成密度，近年来已经发展出一种将多个芯片层叠在单个封装中的三维 (3D)半导体装置。3D半导体装置竖直地层叠了两个或更多个的芯片，以便在相同的空间内实现最大的集成密度。
已使用各种方法来实现3D半导体装置。其中一种方法是层叠具有相同结构的多个芯片，并用金属线或引线来连接层叠的芯片，使得它们可以如单个半导体装置来操作。
近年来已经使用一种穿通硅通孔(TSV)方法。在TSV方法中，所有的层叠芯片由穿通这些层叠芯片的硅通孔而电连接。由于芯片被层叠并由穿通这些层叠芯片的硅通孔而被连接，因此相比于由围绕芯片边缘的导线互连来连接多个芯片的半导体装置，基于TSV 的半导体装置能有效地减小封装面积。
对于单芯片封装的半导体装置已经提出了各种压缩测试电路和方法。但是，对于多芯片封装的3D半导体装置提出来的压缩测试电路和方法非常少。发明内容
因此，有需要一种改进的半导体装置及其测试方法，所述半导体装置可以芯片接芯片地测试半导体装置的多个芯片，甚至可以在封装之后测试芯片。
为了实现本发明的优点并根据本发明的目的，如本发明所实施并在此概括描述的，本发明的一个示例性方面可以提供一种半导体装置，包括第一芯片和第二芯片，所述第一芯片和所述第二芯片共用第一数据通道和第二数据通道，其中，第一芯片压缩第一芯片的第一测试数据，并在第一测试模式下经由第一数据通道输出压缩的第一测试数据，第二芯片压缩第二芯片的第二测试数据，并在第一测试模式下经由第二数据通道输出压缩的第二测试数据。
在本发明的另一个示例性方面中，一种半导体装置可以包括第一数据输出单元， 所述第一数据输出单元与第一数据通道连接；第二数据输出单元，所述第二数据输出单元与第二数据通道连接；以及压缩测试数据发生单元，所述压缩测试数据发生单元被配置为响应于芯片选择信号以及第一和第二测试数据而产生压缩数据，并将压缩数据输出至第一和第二数据输出单元中的一个，其中，第一数据输出单元响应于控制信号而经由第一数据通道输出第一测试数据和压缩数据中的一个，第二数据输出单元响应于控制信号而经由第二数据通道输出第二测试数据和压缩数据中的一个。
在本发明的又一个示例性方面中，一种测试半导体装置的方法，可以包括以下步骤压缩多个数据以产生第一和第二测试数据；压缩第一和第二测试数据以产生压缩数据；以及响应于控制信号而经由第一数据通道输出第一测试数据和压缩数据中的一个。
本发明的其它的目的和优点将部分地在以下的描述中阐明，并将部分地从描述中显然地得出，或者可以通过实践本发明而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和优点。
要理解的是，前述的概括性的描述和以下的详细描述仅仅是示例性和说明性的， 而并非如权利要求那样限制本发明。


包含在说明书中并构成说明书一部分的附图示出符合本发明的多个实施例，并且附图与说明书一起用于解释本发明的原理。
图I是说明根据本发明的一个示例性实施例的半导体装置的图。
图2是说明图I所示的半导体装置的第一芯片的一个示例性实施例的图。
图3是说明图2所示的芯片选择信号发生单元的一个示例性实施例的图。
图4是说明图2所示的压缩测试数据发生单元的一个示例性实施例的图。
图5是说明图2所示的第一数据选择单元的一个示例性实施例的图。
图6是说明图2所示的驱动器选择单元的一个示例性实施例的图。
具体实施方式
现在将详细参考符合本发明的示例性实施例和附图中所图示的例子。只要可能， 在全部附图中将使用相同的附图标记来表示相同或相似的部分。
图I是说明根据本发明一个示例性实施例的半导体装置I的图。图I示出包括四个芯片的3D半导体装置，所述四个芯片被层叠并封装为单个半导体装置。虽然图I示出半导体装置I包括层叠的四个芯片，但层叠的芯片数量应当仅视为是出于说明的目的，而并非意图对其进行限制。第一至第四芯片Chipl至Chip4经由穿通硅通孔(TSV)彼此电连接。 将TSV形成为穿通层叠的第一至第四芯片Chipl至Chip4。TSV可以由导电材料填充，以将第一至第四芯片Chipl至Chip4电连接。
参见图1，第一 TSV TSVl将芯片地址信号SS〈0>传送到第一至第四芯片Chipl至 Chip4。第二 TSV TSV2将芯片地址信号SS〈1>传送至第一至第四芯片Chipl至Chip4。第三TSV TSV3将控制信号TSVEN传送至第一至第四芯片Chipl至Chip4。控制信号TSVEN可以包括测试模式信号和由模式寄存器组(MRS，mode register set)产生的MRS信号。控制信号TSVEN用于设置第一测试模式和第二测试模式,将在以下对第一测试模式和第二测试模式进行详细说明。第四至第七TSV TSV4至TSV7中的每个分别对应于第一至第四芯片 Chipl至Chip4的数据通道DQ〈0:3>。虽然图I示出存在四个数据通道DQ〈0:3>和与所述四个数据通道DQ〈0: 3>相对应的四个TSV TSV4至TSV7，但数据通道的数量和与这些数据通道相对应的TSV的数量应当仅被视为是出于说明的目的，而并非意图对其进行限制。第一至第四芯片Chipl至Chip4经由穿通并连接第一至第四芯片Chipl至Chip4的第四至第七 TSV TSV4至TSV7来共用数据通道DQ〈0:3>。也就是说，第一至第四芯片Chipl至Chip4的数据通信是以共用的方式经由第四至第七TSV TSV4至TSV7执行的。第四TSV TSV4、第五 TSV TSV5、第六TSV TSV6和第七TSV TSV7的结构分别与第一数据通道DQ〈0>、第二数据通道DQ〈1>、第三数据通道DQ〈2>和第四数据通道DQ〈3>的结构实质上相同。在以下的描述中，第四TSV TSV4、第五TSV TSV5、第六TSV TSV6和第七TSV TSV7的结构也分别被称为第一数据通道DQ〈0>、第二数据通道DQ〈1>、第三数据通道DQ〈2>和第四数据通道DQ〈3>。
图2是说明图I所示的半导体装置I的第一芯片Chipl的一个示例性实施例的图。 图I所示的半导体装置I的第一至第四芯片Chipl至Chip4具有实质上相同的结构，以便降低半导体装置的制造成本。这些芯片中的每个还可以替代地包括额外的结构。因此，芯片具有相同结构的这种配置应当仅被视为是出于说明的目的，而并非意图对其限制。
参见图2，第一芯片Chipl可以包括压缩测试数据发生单元100、第一数据输出单元200、第二数据输出单元300、第三数据输出单元400以及第四数据输出单元500。压缩测试数据发生单元100响应于芯片选择信号SID〈0:3>和第一至第四测试数据TGICKO:3> 而产生第一芯片Chipl的压缩数据CTGI0〈0>。压缩测试数据发生单元100经由第一至第四测试输入/输出线来接收芯片选择信号SID〈0:3>和第一至第四测试数据TGI0〈0:3>。 压缩测试数据发生单元100响应于芯片选择信号SID〈0:3>而压缩第一至第四测试数据 TGI0<0:3>,并将第一芯片Chipl的压缩数据CTGI0〈0>输出至第一数据输出单元200。
由于压缩测试数据发生单元100响应于芯片选择信号SID〈0:3>而产生第一芯片Chipl的压缩数据CTGI0〈0>，因此其并不产生图2所示的第二芯片Chip2的压缩数据 CTGI0〈1>、第三芯片Chip3的压缩数据CTGI0〈2>和第四芯片Chip4的压缩数据CTGI0〈3>。 虽然图2未示出，第二芯片Chip2的压缩测试数据发生单元被配置为响应于芯片选择信号 SID<0:3>而产生第二芯片Chip2的压缩数据CTGI0〈1>(而非第一芯片Chipl的压缩数据 CTGI0<0 ，并将第二芯片Chip2的压缩数据CTGI0〈1>输出至第二芯片Chip2的第二数据输出单元。同样地，第三芯片Chip3的压缩测试数据发生单元被配置为响应于芯片选择信号SID〈0: 3>而产生第三芯片Chip3的压缩数据CTGI0〈2>，并将第三芯片Chip3的压缩数据 CTGI0<2>输出至第三芯片Chip3的第三数据输出单元。此外，第四芯片Chip4的压缩测试数据发生单元被配置为响应于芯片选择信号SID〈0:3>而产生第四芯片Chip4的压缩数据 CTGI0<3>,并将第四芯片Chip4的压缩数据CTGI0〈3>输出至第四芯片Chip4的第四数据输出单元。如上所述，由于第一至第四芯片Chipl至Chip4被制造成具有相同的结构，因此第一芯片Chipl的第二至第四数据输出单元300至500也被配置为分别从压缩测试数据发生单元接收第二至第四芯片的压缩数据CTGI0〈1:3>。但是，由于第一芯片Chipl的压缩测试数据发生单元100响应于芯片选择信号SID〈0:3>而操作，因此第一芯片Chipl的压缩测试数据发生单元100仅产生第一芯片Chipl的压缩数据CTGI0〈0>，并仅将第一芯片Chipl的压缩数据CTGI0〈0>输出至第一数据输出单元200。
第一数据输出单元200接收经由第一测试输入/输出线传送来的第一测试数据 TGI0〈0>、以及由压缩测试数据发生单元100产生的第一芯片Chipl的压缩数据CTGI0〈0>，并响应于控制信号TSVEN而经由第一数据通道DQ〈0>输出第一测试数据TGI0〈0>和第一芯片Chipl的压缩数据CTGI0〈0>中的一个。第二数据输出单元300经由第二测试输入/输出线接收第二测试数据TGI0〈1>，并经由第二数据通道DQ〈1>输出第二测试数据TGI0〈1> (第一芯片Chipl的第二数据输出单元300不接收第二芯片的压缩数据CTGI0〈1>，第二芯片 Chip2的第二数据输出单元接收第二芯片的压缩数据CTGI0〈1>)。第三数据输出单元400 经由第三测试输入/输出线接收第三测试数据TGI0〈2>，并经由第三数据通道DQ〈2>输出第三测试数据TGI0〈2> (第一芯片Chipl的第三数据输出单元400不接收第三芯片的压缩数据CTGI0〈2>，第三芯片Chip3的第三数据输出单元接收第三芯片的压缩数据CTGI0〈2>)。 第四数据输出单元500经由第四测试输入/输出线接收第四测试数据TGI0〈3>，并经由第四数据通道DQ〈3>输出第四测试数据TGI0〈3> (第一芯片Chipl的第四数据输出单元500不接收第四芯片的压缩数据CTGI0〈3>，第四芯片Chip4的第四数据输出单元接收第四芯片的压缩数据CTGI0〈3>)。
如上所述，控制信号TSVEN用来设置第一测试模式和第二测试模式。通常，可以在当芯片分离地处于晶片上时执行测试，或是可以在这些芯片被封装成单个半导体装置之后执行测试。在一个示例性实施例中，第一测试模式是指在层叠并封装要经由TSV结构连接的半导体装置的芯片之后执行测试的模式，而第二测试模式是指在当半导体装置的芯片分离地处于晶片上时执行测试的模式。由于在第二测试模式中是独立地或分离地测试芯片，因此即使当分别经由数据通道来输出由这些芯片所分别产生的测试数据时，仍可以正常地执行测试。但是，由于在第一测试模式中层叠的芯片经由TSV结构共用数据通道，因此当分别经由数据通道来输出由这些芯片所分别产生的测试数据时，不能正常地执行测试。 也就是说，由于由层叠的芯片产生的测试数据是经由共用的数据通道输出的，因此由于所输出的数据的电平被混合，故不能得到正确的测试结果。因此，根据本发明示例性实施例的半导体装置I被配置为在第二测试模式下响应于控制信号TSVEN而经由各个数据通道 DQ〈0:3>输出测试数据TGI0〈0:3>，以及被配置为在第一测试模式下压缩各个芯片的测试数据TGICKO: 3>，并经由各个数据通道DQ〈0: 3>输出压缩数据CTGICK0: 3>。也就是说，在第一测试模式下，经由第一数据通道DQ〈0>输出第一芯片的压缩数据CTGI0〈0>，并经由第二数据通道DQ〈1>输出第二芯片的压缩数据CTGI0〈1>。同样地，分别经由第三和第四数据通道DQ〈2: 3>输出第三和第四芯片的压缩数据CTGI0〈2: 3>。
参见图2，第一数据输出单元200可以包括第一数据选择单元210和第一输出驱动器单元220。第一数据选择单元210接收第一测试数据TGI0〈0>和第一芯片的压缩数据 CTGI0〈0>，并响应于控制信号TSVEN而输出第一测试数据TGI0〈0>和第一芯片的压缩数据 CTGI0<0>中的一个。以下将第一数据选择单元210的输出称为第一选择数据STGI0〈0>。第一输出驱动器单元220接收第一选择数据STGI0〈0>，将第一选择数据STGI0〈0>缓冲，并经由第一数据通道DQ〈0>输出第一选择数据STGI0〈0>。
第二数据输出单元300可以包括第二数据选择单元310和第二输出驱动器单元 320。第二数据选择单元310响应于控制信号TSVEN而确定是否输出第二测试数据TGI0〈1>。 也就是说，由于第二数据选择单元310不接收第二芯片的压缩数据CTGI0〈1>，因此第二数据选择单元310响应于控制信号TSVEN输出第二测试数据TGI0〈1>，或既不输出第二测试数据TGI0〈1>也不输出第二芯片的压缩数据CTGI0〈1>。以下将第二数据选择单元310的输出称为第二选择数据STGI0〈1>。第二输出驱动器单元320接收第二选择数据STGI0〈1>，将第二选择数据STGI0〈1>缓冲，并经由第二数据通道DQ〈1>输出第二选择数据STGI0〈1>。
第三数据输出单元400可以包括第三数据选择单元410和第三输出驱动器单元 420。第三数据选择单元410响应于控制信号TSVEN而确定是否输出第三测试数据TGI0〈2>。 也就是说，由于第三数据选择单元410不接收第三芯片的压缩数据CTGI0〈2>，因此第三数据选择单元410响应于控制信号TSVEN而输出第三测试数据TGI0〈2>，或既不输出第三测试数据TGI0〈2>也不输出第三芯片的压缩数据CTGI0〈2>。以下将第三数据选择单元410的输出称为第三选择数据STGI0〈2>。第三输出驱动器单元420接收第三选择数据STGI0〈2>，将第三选择数据STGI0〈2>缓冲，并经由第三数据通道DQ〈2>输出第三选择数据STGI0〈2>。
第四数据输出单元500可以包括第四数据选择单元510和第四输出驱动器单元 520。第四数据选择单元510响应于控制信号TSVEN确定是否输出第四测试数据TGI0〈3>。 也就是说，由于第四数据选择单元510不接收第四芯片的压缩数据CTGI0〈3>，因此第四数据选择单元510响应于控制信号TSVEN而输出第四测试数据TGI0〈3>，或既不输出第四测试数据TGI0〈3>也不输出第四芯片的压缩数据CTGI0〈3>。以下将第四数据选择单元510的输出称为第四选择数据STGI0〈3>。第四输出驱动器单元520接收第四选择数据STGI0〈3>，将第四选择数据STGI0〈3>缓冲，并经由第四数据通道DQ〈3>输出第四选择数据STGI0〈3>。
参见图2，半导体装置I还可以包括数据压缩单元600，所述数据压缩单元600被配置为产生第一至第四测试数据TGI0〈0:3>。数据压缩单元600压缩第一芯片Chipl的多个数据GICKO: n>，产生第一至第四测试数据TGICKO: 3>，并经由第一至第四测试输入/输出线输出第一至第四测试数据TGI0〈0:3>。因此，通过压缩第一芯片Chipl的数据GI0〈0:n> 而产生第一至第四测试数据TGICKO :3>，通过压缩第一至第四测试数据TGICKO :3>而产生第一芯片Chipl的压缩数据CTGI0〈0>。
参见图2，半导体装置I还可以包括芯片选择信号发生单元700，所述芯片选择信号发生单元700被配置为接收芯片地址信号SS〈0:1>，并产生芯片选择信号SID〈0:3>和转换地址信号SS1〈0: 1>。芯片选择信号发生单元700经由第一 TSV TSVl和第二 TSVTSV2而将从芯片地址信号SS〈0:1>产生的转换地址信号SS1〈0:1>传送至第二芯片Chip2，并从芯片地址信号SS〈0:1>产生芯片选择信号SID〈0:3>。由于半导体装置I包括第一至第四芯片 Chipl至Chip4，因此芯片选择信号SID〈0:3>具有四个比特以便选择第一至第四芯片Chipl 至Chip4。芯片选择信号发生单元700接收2比特的芯片地址信号SS〈0:1>以产生4比特的芯片选择信号SID〈0:3>。因此，芯片选择信号发生单元700将芯片地址信号SS〈0:1>译码以产生芯片选择信号SID〈0:3>。芯片选择信号的第一比特SID〈0>用于选择第一芯片 Chipl,而第二至第四比特SID〈1:3>分别用于选择第二至第四芯片Chip2至Chip4。
参见图2，半导体装置I还可以包括驱动器选择单元800。驱动器选择单元800接收控制信号TSVEN和芯片选择信号SID〈0:3>，并产生驱动器使能信号ENDQ〈0: 3>。驱动器选择单元800响应于控制信号TSVEN和芯片选择信号SID〈0:3>而产生用于控制是否将第一至第四输出驱动器单元220、320、420和520使能的驱动器使能信号ENDQ〈0:3>。驱动器使能信号ENDQ〈0:3>具有四个比特，以控制是否将第一至第四输出驱动器单元220、320、420 和520使能。
图3是说明图2所示的芯片选择信号发生单元700的一个示例性实施例的图。
参见图3，芯片选择信号发生单元700可以包括转换地址发生单元710和译码单元 720。转换地址发生单元710接收芯片地址信号SS〈0:1>，并产生转换地址信号SS1〈0:1>。 转换地址发生单元710可以包括异或门711和反相器712。异或门711接收芯片地址信号的两个比特SS〈0: 1>，并产生转换地址信号的第一比特SS1〈0>。反相器712将芯片地址信号的第二比特SS〈1>反相，并产生转换地址信号的第二比特SS1〈1>。转换地址信号SS1〈0:1> 经由第一 TSV TSVl和第二 TSV TSV2传送，并被输入到第二芯片Chip2的转换地址发生单元中。第二芯片Chip2的转换地址发生单元与第一芯片Chipl的转换地址发生单元具有相同的结构，并产生另一个转换地址信号。第三芯片Chip3和第四芯片Chip4的转换地址发生单元与第一芯片Chipl的转换地址发生单元具有相同的配置。根据上述配置，如图3所示的表格所示，第一芯片Chipl接收低电平的两个比特的芯片地址信号SS〈0:1>。第二芯片Chip2接收第一比特为低电平而第二比特为高电平的芯片地址信号，即由转换地址发生单元710所产生的转换地址信号SS1〈0:1>。第三芯片Chip3接收第一比特为高电平而第二比特为低电平的芯片地址信号。第四芯片Chip4接收第一比特为高电平且第二比特为高电平的芯片地址信号。因此，由于第一至第四芯片Chipl至Chip4的芯片选择信号发生单元接收具有不同电平的比特的芯片地址信号，因此它们可以产生芯片选择信号SID〈0: 3>来选择第一至第四芯片Chipl至Chip4中的一个。
译码单元720接收芯片地址信号SS〈0:1>，并产生芯片选择信号SID〈1:3>。由于译码单元720接收两个比特为低电平的芯片地址信号SS〈0: 1>，因此译码单元720可以将芯片选择信号的第一比特SID〈0>激活为高电平，并将第二至第四比特SID〈1:3>去激活为低电平。因此，芯片选择信号SID〈0:3>用于选择第一芯片Chipl并将第一芯片Chipl使能。 同样地，由于第二至第四芯片Chip2至Chip4的译码单元将第二至第四比特SID〈1:3>激活，因此它们可以分别选择第二至第四芯片Chip2至Chip4并将第二至第四芯片Chip2至 Chip4使能。
图4是说明图2所示的压缩测试数据发生单元100的一个示例性实施例的图。
参见图4，压缩测试数据发生单元100可以包括压缩单元110和压缩数据传送单元120。压缩单元110压缩经由第一至第四测试输入/输出线接收的第一至第四测试数据 TGI0〈0:3>。压缩单元110压缩第一至第四测试数据TGI0〈0:3>并产生第一芯片的压缩数据CTGI0〈0>。如上所述，第二至第四芯片Chip2至Chip4也具有相同的压缩单元。第二芯片Chip2的压缩单元通过压缩经由第二芯片Chip2的第一至第四测试输入/输出线传送来的测试数据而产生第二芯片的压缩数据CTGI0〈1>。第三芯片Chip3的压缩单元通过压缩经由第三芯片Chip3的第一至第四测试输入/输出线传送来的测试数据而产生第三芯片的压缩数据CTGI0〈2>。第四芯片Chip4的压缩单元通过压缩经由第四芯片Chip4的第一至第四测试输入/输出线传送来的测试数据而产生第四芯片的压缩数据CTGI0〈3>。
参见图4，压缩单元110包括与非门111和反相器112。与非门111接收第一至第四测试数据TGI0〈0:3>。反相器112将与非门111的输出反相，并产生第一芯片的压缩数据 CTGI0〈0>。因此，当测试数据全部都处于高电平时，压缩单元110可以输出高电平的压缩数据。
压缩数据传送单元120响应于芯片选择信号SID〈0:3>而将由压缩单元110产生的第一芯片的压缩数据CTGI0〈0>输出至第一数据输出单元200。压缩数据传送单元120包括与非门121，所述与非门121被配置为接收芯片选择信号的第一比特SID〈0>和第一芯片的压缩数据CTGI0〈0> ;与非门122，所述与非门122被配置为接收芯片选择信号的第二比特SID〈1>和第一芯片的压缩数据CTGI0〈0> ;与非门123，所述与非门123被配置为接收芯片选择信号的第三比特SID〈2>和第一芯片的压缩数据CTGI0〈0> ;以及与非门124，所述与非门124被配置为接收芯片选择信号的第四比特SID〈3>和第一芯片的压缩数据CTGI0〈0>。 另外，压缩数据传送单元120包括反相器125至128，所述反相器125至128被配置为将与非门121至124的输出反相。在第一芯片Chipl中，由于芯片选择信号发生单元700将芯片选择信号的第一比特SID〈0>激活而将第二至第四比特SID〈1:3>去激活，因此只有与非门121和反相器125可以输出第一芯片的高电平的压缩数据CTGI0〈0>。因此，压缩测试数据发生单元100可以响应于芯片选择信号SID〈0:3>而将第一芯片的压缩数据CTGI0〈0>输出至第一数据输出单元200。
第二芯片Chip2的压缩数据传送单元响应于芯片选择信号SID〈0: 3>而将第二芯片的压缩数据CTGI0〈1>输出至第二芯片Chip2的第二数据输出单元。第三芯片Chip3的压缩数据传送单元响应于芯片选择信号SID〈0: 3>而将第三芯片的压缩数据CTGI0〈2>输出至第三芯片Chip3的第三数据输出单元。第四芯片Chip4的压缩数据传送单元响应于芯片选择信号SID〈0:3>而将第四芯片的压缩数据CTGI0〈3>输出至第四芯片Chip4的第四数据输出单元。
图5是说明图2所示的第一数据选择单元210的一个示例性实施例的图。
参见图5，第一数据选择单元210可以包括第一反相器211、第一三态反相器212 和第二三态反相器213、以及锁存单元214。第一反相器211将控制信号TSVEN反相。当控制信号TSVEN处于低电平时,根据控制信号TSVEN和第一反相器211的输出，第一三态反相器212将第一测试数据TGI0〈0>反相，并将结果输出至公共节点nl。当控制信号TSVEN处于高电平时，根据控制信号TSVEN和第一反相器211的输出，第二三态反相器213将第一芯片的压缩数据CTGI0〈0>反相，并将结果输出至公共节点nl。锁存单元214将输出至公共节点nl的第一三态反相器212和第二三态反相器213的输出反相/储存，并输出反相的数据作为第一选择数据STGI0〈0>。因此，第一数据选择单元210被配置为在第二测试模式下 (即，当控制信号TSVEN处于低电平时)输出第一测试数据TGI0〈0>，而在第一测试模式下 (即，当控制信号TSVEN处于高电平时)将通过压缩第一至第四测试数据TGICKO :3>而产生的压缩数据CTGI0〈0>输出作为第一选择数据STGI0〈0>。第二至第四数据选择单元310、 410和510与第一数据选择单元210具有相同的配置。但是，第一芯片Chipl的第二至第四数据选择单元310、410和510在第二测试模式下输出第二至第四测试数据TGICKl: 3>作为第二至第四选择数据STGI0〈1:3>，而在第一测试模式下不输出任何数据，因为它们不接收第二至第四压缩数据CTGI0〈1:3>。
虽然附图中未示出，但第二芯片Chip2的第一至第四数据选择单元在第二测试模式下输出第一至第四测试数据作为第一至第四选择数据。在第一测试模式下，第二数据选择单元输出第二芯片的压缩数据CTGI0〈1>作为第二选择数据，第一、第三和第四数据选择单元不输出任何数据。
另外，第三芯片Chip3的第一至第四数据选择单元在第二测试模式下输出第一至第四测试数据作为第一至第四选择数据。在第一测试模式下，第三数据选择单元输出第三芯片的压缩数据CTGI0〈2>作为第三选择数据，第一、第二和第四数据选择单元不输出任何数据。
另外，第四芯片Chip4的第一至第四数据选择单元在第二测试模式下输出第一至第四测试数据作为第一至第四选择数据。在第一测试模式下，第四数据选择单元输出第四芯片的压缩数据CTGI0〈3>作为第四选择数据，第一、第二和第三数据选择单元不输出任何数据。
图6是说明图2所示的驱动器选择单元800的一个示例性实施例的图。
参见图6，驱动器选择单元800包括第一至第八与非门811、812、821、822、831、 832,841和842。第一与非门811接收控制信号TSVEN和芯片选择信号的第一比特SID〈0>。 第二与非门812接收控制信号TSVEN和第一与非门811的输出，并产生驱动器使能信号的第一比特ENDQ〈0>。第三与非门821接收控制信号TSVEN和芯片选择信号的第二比特 SID〈1>。第四与非门822接收控制信号TSVEN和第三与非门821的输出，并产生驱动器使能信号的第二比特ENDQ〈1>。第五与非门831接收控制信号TSVEN和芯片选择信号的第三比特SID〈2>。第六与非门832接收控制信号TSVEN和第五与非门831的输出，并产生驱动器使能信号的第三比特ENDQ〈2>。第七与非门841接收控制信号TSVEN和芯片选择信号的第四比特SID〈3>。第八与非门842接收控制信号TSVEN和第七与非门841的输出，并产生驱动器使能信号的第四比特ENDQ〈3>。因此，在第一测试模式下，也就是当控制信号TSVEN 被激活为高电平时，由于只有由第一芯片Chipl的芯片选择信号发生单元700所产生的芯片选择信号SID〈0:3>的第一比特SID〈0>被激活为高电平，因此驱动器使能信号的第一比特ENDQ〈0>被激活为高电平，而第二至第四比特ENDQ〈1: 3>被去激活为低电平。因此，在第一测试模式下只有接收驱动器使能信号的第一比特ENDQ〈0>的第一输出驱动器单元220被使能。但是，在第二测试模式下，由于控制信号TSVEN被去激活为低电平，因此驱动器使能信号的所有比特ENDQ〈0:3>都被激活为高电平，以将第一至第四输出驱动器单元220、320、 420和520全部激活。
以下将参照图I至图6描述根据本发明一个示例性实施例的半导体装置I的操作。
首先，当经由第一 TSV TSVl和第二 TSV TSV2将芯片地址信号SS〈0: 1>传送至第一芯片Chipl时，芯片选择信号发生单元700产生转换地址信号SS1〈0: 1>，将转换地址信号 SS1<0:1>传送至第二芯片Chip2，并将芯片选择信号的第一比特SID〈0>激活为高电平。第二芯片Chip2的芯片选择信号发生单元从第一芯片Chipl接收转换地址信号SS1〈0:1>，产生另一个转换地址信号，将所述另一个转换地址信号传送至第三芯片Chip3，并将芯片选择信号的第二比特SID〈1>激活为高电平。第三和第四芯片Chip3和Chip4的芯片选择信号发生单元将第三和第四比特SID〈2:3>使能为高电平。
第一至第四芯片Chipl至Chip4的第一至第四测试输入/输出线分别传送第一至第四测试数据。第一芯片Chipl的压缩测试数据发生单元100压缩第一至第四测试数据 TGI0〈0:3>，产生第一芯片的压缩数据CTGI0〈0>，且响应于被激活为高电平的芯片选择信号的第一比特SID〈0>而将第一芯片的压缩数据CTGI0〈0>输出至第一数据选择单元210。
在此，如果控制信号TSVEN处于高电平，则半导体装置I在第一测试模式下操作， 且驱动器选择单元800将驱动器使能信号的第一比特ENDQ〈0>激活为高电平。第一数据选择单元210响应于控制信号TSVEN而输出(第一测试数据TGI0〈0>和第一芯片的压缩数据 CTGI0〈0>之中的)第一芯片的压缩数据CTGI0〈0>，并响应于驱动器使能信号ENDQ〈0>而仅将(第一至第四输出驱动器单元220、320、420和520之中的)第一输出驱动器单元220使能。因此，第一输出驱动器单元220经由第一数据通道DQ〈0>而输出从第一数据选择单元 210输出的第一芯片的压缩数据CTGI0〈0>。
以与第一芯片Chipl相同的方式，第二至第四芯片Chip2至Chip4经由第二至第四数据通道DQ〈1:3>而输出从各个压缩测试数据产生的第二至第四芯片的压缩数据 CTGI0〈1:3>。因此，由于分别经由第一至第四数据通道DQ〈0:3>输出第一至第四芯片的压缩数据CTGI0〈0:3>，故可以同时并正常地测试第一至第四芯片Chipl至Chip4。
如果控制信号TSVEN处于低电平，则半导体装置I在第二测试模式下操作，且驱动器选择单元800将驱动器使能信号的所有比特ENDQ〈0:3>全部都激活为高电平。第一数据选择单元210响应于控制信号TSVEN而(第一测试数据TGI0〈0>和第一芯片的压缩数据 CTGI0<0>之中的)输出第一测试数据TGI0〈0>，且第一输出驱动器单元220经由第一数据通道DQ〈0>输出第一测试数据TGI0〈0>。第二至第四输出驱动器单元320、420和520经由第二至第四数据通道DQ〈1: 3>而输出从第二至第四数据选择单元310、410和510输出的第二至第四测试数据TGICKl :3>。因此，能够经由第一至第四数据通道DQ〈0:3>输出第一芯片 Chipl的第一至第四测试数据TGI0〈0:3>，且可以对第一芯片Chipl执行测试操作。对于第二至第四芯片Chip2至Chip4也是如此。
因此，半导体装置I在第二测试模式下经由数据通道来输出各个芯片的压缩数据，因此可以按一个芯片一个芯片的方式测试芯片。另外，半导体装置I在第一测试模式下压缩各个芯片的压缩数据，并经由各个数据通道输出各个芯片的压缩数据以执行测试操作。因此，即使在芯片被层叠和封装成单个半导体装置时也可以执行对层叠芯片的压缩测试。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解描述的这些实施例仅是示例性的。因此，本文所描述的半导体装置及其测试方法不应当基于描述的实施例受限制。确切地说，本文所描述的半导体装置及其测试方法应当仅根据所附权利要求并与以上说明书和附图相配合来限制。
权利要求
1.一种半导体装置，包括第一芯片和第二芯片，所述第一芯片和第二芯片共用第一数据通道和第二数据通道，其中，所述第一芯片压缩所述第一芯片的第一测试数据，并在第一测试模式下经由所述第一数据通道输出压缩的第一测试数据，所述第二芯片压缩所述第二芯片的第二测试数据，并在所述第一测试模式下经由所述第二数据通道输出压缩的第二测试数据。
2.如权利要求I所述的半导体装置，其中，所述第一芯片在第二测试模式下经由所述第一数据通道和所述第二数据通道输出所述第一芯片的所述第一测试数据。
3.如权利要求I所述的半导体装置，其中，所述第二芯片在第二测试模式下经由所述第一数据通道和所述第二数据通道输出所述第二芯片的所述第二测试数据。
4.如权利要求I所述的半导体装置，其中，所述第一数据通道和第二数据通道每个都为穿通硅通孔。
5.如权利要求I所述的半导体装置，其中，所述第一芯片的所述第一测试数据是通过压缩所述第一芯片的多个数据而产生的，所述第二芯片的所述第二测试数据是通过压缩所述第二芯片的多个数据而产生的。
6.如权利要求I所述的半导体装置，其中，所述第一芯片包括第一数据输出单元，所述第一数据输出单元与所述第一数据通道连接；第二数据输出单元，所述第二数据输出单元与所述第二数据通道连接；以及压缩测试数据发生单元，所述压缩测试数据发生单元被配置为响应于芯片选择信号和所述第一芯片的所述第一测试数据而产生所述第一芯片的压缩数据，并将所述第一芯片的所述压缩数据输出至所述第一数据输出单元，其中，所述第一数据输出单元响应于控制信号而经由所述第一数据通道输出所述第一芯片的所述第一测试数据和所述第一芯片的所述压缩数据中的一个，且所述第二数据输出单元响应于所述控制信号而经由所述第二数据通道输出所述第一芯片的所述第一测试数据。
7.如权利要求6所述的半导体装置，还包括数据压缩单元，所述数据压缩单元被配置为压缩所述第一芯片的多个数据，并产生所述第一芯片的所述第一测试数据。
8.如权利要求6所述的半导体装置，其中，所述第一数据输出单元包括第一数据选择单元，所述第一数据选择单元被配置为响应于所述控制信号而输出所述第一芯片的所述第一测试数据和所述第一芯片的所述压缩数据中的一个；以及第一输出驱动器单元，所述第一输出驱动器单元被配置为接收所述第一数据选择单元的输出，并经由所述第一数据通道输出所述第一数据选择单元的输出。
9.如权利要求8所述的半导体装置，其中，所述第二数据输出单元包括第二数据选择单元，所述第二数据选择单元被配置为接收所述第一芯片的所述第一测试数据，并响应于所述控制信号而输出所述第二芯片的所述第二测试数据；以及第二输出驱动器单元，所述第二输出驱动器单元被配置为接收所述第二数据选择单元的输出，并经由所述第二数据通道输出所述第二数据选择单元的输出。
10.如权利要求9所述的半导体装置，还包括驱动器选择单元，所述驱动器选择单元被配置为响应于所述控制信号和所述芯片选择信号而产生用于控制是否将所述第一输出驱动器单元和所述第二输出驱动器单元使能的驱动器控制信号。
11.如权利要求8所述的半导体装置，其中，所述第一芯片的所述压缩测试数据发生单元包括压缩单元，所述压缩单元被配置为压缩所述第一芯片的所述第一测试数据，并产生所述第一芯片的所述压缩数据；以及压缩数据传送单元，所述压缩数据传送单元被配置为响应于所述芯片选择信号而将所述第一芯片的所述压缩数据输出至所述第一数据输出单元。
12.如权利要求6所述的半导体装置，其中，所述第二芯片包括第三数据输出单元，所述第三数据输出单元与所述第一数据通道连接；第四数据输出单元，所述第四数据输出单元与所述第二数据通道连接；以及压缩测试数据发生单元，所述压缩测试数据发生单元被配置为响应于所述芯片选择信号和所述第二芯片的所述第二测试数据而产生所述第二芯片的压缩数据，并将所述第二芯片的所述压缩数据输出至第所述四数据输出单元，其中，所述第三数据输出单元响应于所述控制信号而经由所述第一数据通道输出所述第二芯片的所述第二测试数据，所述第四数据输出单元响应于所述控制信号而经由所述第二数据通道输出所述第二芯片的所述测试数据和所述第二芯片的所述压缩数据中的一个。
13.如权利要求12所述的半导体装置，还包括数据压缩单元，所述数据压缩单元被配置为压缩所述第二芯片的多个数据，并产生所述第二芯片的所述第二测试数据。
14.如权利要求12所述的半导体装置，其中，所述第三数据输出单元包括第三数据选择单元，所述第三数据选择单元被配置为响应于所述控制信号而输出所述第二芯片的所述第二测试数据；以及第三输出驱动器单元，所述第三输出驱动器单元被配置为接收所述第三数据选择单元的输出，并经由所述第一数据通道输出所述第三数据选择单元的输出。
15.如权利要求14所述的半导体装置，其中，所述第四数据输出单元包括第四数据选择单元，所述第四数据选择单元被配置为响应于所述控制信号而输出所述第二芯片的所述第二测试数据和所述第二芯片的所述压缩数据中的一个；以及第四输出驱动器单元，所述第四输出驱动器单元被配置为接收所述第四数据选择单元的输出，并经由所述第二数据通道输出所述第四数据选择单元的输出。
16.如权利要求15所述的半导体装置，还包括驱动器选择单元，所述驱动器选择单元被配置为响应于所述控制信号和所述芯片选择信号而产生用于控制是否将所述第三和第四输出驱动器单元使能的驱动器控制信号。
17.如权利要求12所述的半导体装置，其中，所述第二芯片的所述压缩测试数据发生单元包括压缩单元，所述压缩单元被配置为压缩所述第二芯片的所述第二测试数据，并产生所述第二芯片的所述压缩数据；以及压缩数据传送单元，所述压缩数据传送单元被配置为响应于所述芯片选择信号而将所述第二芯片的所述压缩数据输出至所述第四数据输出单元。
18.一种半导体装置，包括第一数据输出单元，所述第一数据输出单元与第一数据通道连接；第二数据输出单元，所述第二数据输出单元与第二数据通道连接；以及压缩测试数据发生单元，所述压缩测试数据发生单元被配置为响应于芯片选择信号以及第一测试数据和第二测试数据而产生压缩数据，并将所述压缩数据输出至所述第一数据输出单元和所述第二数据输出单元中的一个，其中，所述第一数据输出单元响应于控制信号而经由所述第一数据通道输出第一测试数据和所述压缩数据中的一个，所述第二数据输出单元响应于所述控制信号而经由所述第二数据通道输出所述第二测试数据和所述压缩数据中的一个。
19.如权利要求18所述的半导体装置，还包括数据压缩单元，所述数据压缩单元被配置为压缩多个数据，并产生所述第一测试数据和所述第二测试数据。
20.如权利要求18所述的半导体装置，其中，所述第一数据输出单元包括第一数据选择单元，所述第一数据选择单元被配置为响应于所述控制信号而输出所述第一测试数据和所述压缩数据中的一个；以及第一输出驱动器单元，所述第一输出驱动器单元被配置为接收所述第一数据选择单元的输出，并经由所述第一数据通道输出所述第一数据选择单元的输出。
21.如权利要求20所述的半导体装置，其中，所述第二数据输出单元包括第二数据选择单元，所述第二数据选择单元被配置为响应于所述控制信号而输出所述第二测试数据和所述压缩数据中的一个；以及第二输出驱动器单元，所述第二输出驱动器单元被配置为接收所述第二数据选择单元的输出，并经由所述第二数据通道输出所述第二数据选择单元的输出。
22.如权利要求21所述的半导体装置，其中，还包括驱动器选择单元，所述驱动器选择单元被配置为响应于所述控制信号和所述芯片选择信号而产生用于控制是否将所述第一输出驱动器单元和所述第二输出驱动器单元使能的驱动器控制信号。
23.如权利要求18所述的半导体装置，其中，所述压缩测试数据发生单元包括压缩单元，所述压缩单元被配置为压缩所述第一测试数据和所述第二测试数据，并产生所述压缩数据；以及压缩数据传送单元，所述压缩数据传送单元被配置为响应于所述芯片选择信号而将所述压缩数据输出至所述第一数据输出单元和第二数据输出单元中的一个。
24.如权利要求18所述的半导体装置，还包括芯片选择信号发生单元，所述芯片选择信号发生单元被配置为接收芯片地址信号并产生所述芯片选择信号。
25.一种测试半导体装置的方法，包括以下步骤压缩多个数据以产生第一测试数据和第二测试数据；压缩所述第一测试数据和第二测试数据以产生压缩数据；以及响应于控制信号而经由第一数据通道输出所述第一测试数据和所述压缩数据中的一个。
26.如权利要求25所述的方法，还包括接收芯片地址信号以产生芯片选择信号的步骤，其中，响应于所述芯片选择信号而执行压缩所述第一测试数据和所述第二测试数据以产生所述压缩数据的步骤。
27.如权利要求25所述的方法，其中，所述控制信号用于设置所述第一测试模式和第二测试模式。
28.如权利要求27所述的方法，其中，响应于所述控制信号而经由所述第一数据通道输出所述第一测试数据和所述压缩数据中的一个的步骤包括以下步骤响应于所述控制信号而在所述第一测试模式下输出所述压缩数据；以及响应于所述控制信号而在所述第二测试模式下输出所述第一测试数据。
29.如权利要求27所述的方法，还包括响应于所述控制信号而在所述第二测试模式下经由第二数据通道输出所述第二测试数据的步骤。
30.如权利要求27所述的方法，其中，在所述第一测试模式下响应于所述芯片选择信号而中断经由所述第二数据通道输出所述第二测试数据。
31.如权利要求27所述的方法，其中，在所述第一测试模式下响应于所述控制信号而中断经由所述第二数据通道输出所述第二测试数据。
全文摘要
本发明提供一种半导体装置，包括共用第一数据通道和第二数据通道的第一芯片和第二芯片。第一芯片压缩第一芯片的第一测试数据，并在第一测试模式下经由第一数据通道输出压缩的第一测试数据，第二芯片压缩第二芯片的第二测试数据，并在第一测试模式下经由第二数据通道输出压缩的第二测试数据。
文档编号G01R31/26GK102543959SQ20111028951
公开日2012年7月4日 申请日期2011年9月27日 优先权日2010年11月26日
发明者金起业 申请人:海力士半导体有限公司