专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，特别涉及输入输出数据位宽可固定地变更的半导体存储器的数据总线的结构。更具体地说，涉及用于在可实现多种输入输出数据位宽的半导体存储器中将多位的存储单元数据压缩(收缩)为1位数据来进行多位测试的结构。
背景技术：
在数据处理系统中，处理装置和半导体存储器之间的传送数据的位宽因使用的处理装置而异。为了提高数据传送速度及处理速度，传送数据的位宽最好很宽。然而，在半导体存储器中，有引脚端子的间距条件的制约，并且从封装的小型化的观点等出发，对数据位宽存在上限。
可以将多个半导体存储器并联配置，用作所谓的模块来加宽传送数据的位宽。然而，在此情况下，系统的规模增大，违反整个系统小型化的潮流。
为了解决上述问题，随着最近的微细化技术的进步，随着半导体存储器的大存储容量化及小型化，并且随着引脚端子的间距的微细化，实现了能够输入输出多位数据的半导体存储器。然而，在应用它的系统中，传送数据位宽不同，并且还需要维持与上一代的兼容性，所以用同一芯片来制造具有多种输入输出数据位宽的半导体存储器。
即，在对多种输入输出数据位宽分别制造半导体存储器的情况下，内部结构相同，而不依赖于数据位宽，只有输入输出的数据位宽不同，所以设计效率降低，并且产品管理也烦杂。
一般是对多种数据位宽通用地制造半导体存储器，在切片工序中通过将特定的焊盘固定到规定电压上的焊接选项或掩膜配线，来设定数据位宽。能够对多种数据位宽的半导体存储器通用制造工序，并且能够使用通用的设计，能够对多种输入输出数据位宽通用地设计内部电路，改善了设计效率。
在用通用的半导体存储器来支持多种数据位宽的情况下，内部结构相同，只有使用的输入输出电路不同。按照使用的数据位宽，来切换内部数据线和输入输出电路的连接。在按照使用的数据位宽将内部数据线连接到不同的输入输出电路上的情况下，用于切换内部数据线的连接的结构很复杂，并且内部配线也很复杂。
此外，在按照使用的数据位宽来变更生成内部写入/读出数据的写入/读出电路和输入输出电路的对应关系或写入/读出电路和内部数据线的连接的情况下，内部数据线的连接的切换很复杂。这里，写入/读出电路包含前置放大器，放大来自存储单元的读出数据来生成内部读出数据；及写驱动器，根据来自输入电路的内部数据来生成向存储单元的写入数据。
此外，为了确保半导体存储器的可靠性，进行功能测试来测试是否正确地写入/读出了数据。作为这种功能测试之一，有多位测试。在该多位测试中，对多个存储单元同时执行测试。首先，写入多个存储单元共同的数据，将从该多个存储单元中读出的数据收缩为1位数据并输出。在这种多位测试中，同时测试多个存储单元，所以能够缩短测试时间。
然而，在支持多种数据位宽的结构的情况下，需要按照使用的数据位宽来执行多位测试。在按照使用的数据位宽来变更内部总线的连接的情况下，为了维持存储单元的测试数据的图案，也需要在多种位宽的测试中维持待收缩的存储单元的位置关系。即，在数据位宽不同的情况下，也需要使向存储单元中写入的测试图案相同，需要对处于规定的位置关系的存储单元进行同一数据的写入及读出/收缩。在按照数据位宽来变更内部数据线的连接的情况下，在还切换收缩电路的连接的情况下，由于该连接切换，收缩电路的结构复杂化，并且电路占有面积增大。
此外，最好是执行的测试内容相同，而不依赖于使用的数据位宽，测试装置使用通用的测试装置。因此，收缩后的数据需要输出到相同的端子/焊盘，而不依赖于使用的数据位宽。在按照使用的数据位宽来变更收缩电路的输出数据的传送路径的情况下，需要按照使用的数据位宽来变更该收缩电路的输出数据的传送路径的电路，电路占有面积增大，并且在正常操作模式时使用的总线上连接有切换电路，总线的负载增大。
此外，为了写入/读出测试数据，最好使数据端子相同，而不依赖于使用的数据位宽，因为这样就能够对多种数据位宽的半导体存储器通用测试装置。
发明内容
本发明的目的在于提供一种半导体存储器，能够实现多种数据位宽，而不大幅度变更内部结构。
本发明的另一目的在于提供一种半导体存储器，能够在具有多种数据位宽的半导体存储器中容易地进行多位测试。
本发明的另一目的在于提供一种半导体存储器，能够用通用的测试装置对多种数据位宽进行多位测试，而不大幅度变更内部结构。
本发明的半导体存储器包含第1位宽的第1数据端子，在第1位宽的模式及比该第1位宽大的第2位宽的模式中都被使用；以及第1位宽的第1主数据线，对应于这些第1数据端子来配置。第1主数据线和第1数据端子的对应关系在该第1位宽的模式时及第2位宽的模式时相同。
本发明的半导体存储器还包括第2数据端子，在第1位宽的模式时不使用；以及第2主数据线，对应于这些第2数据端子来配置，位宽与第2数据端子相等。第2数据端子具有与第1位宽和第2位宽之差相等的位宽。
通过配置第1数据位宽的模式专用的第2主数据线，能够使第1主数据线和数据端子的对应关系在第1及第2数据位宽中都相同，能够支持第1及第2位宽的模式，而不变更内部总线配置。
此外，不变更内部总线和输入输出电路的对应关系，在内部数据收缩时，只需在第1位宽的模式及第2位宽中收缩同一数据线的数据即可，能够简化收缩电路的结构。
此外，在切换位宽时，能够使第1主数据线和存储块的连接的切换最�。芄皇鼓诓康奈豢肀涓斐傻慕峁贡涓锏阶钚∠薅龋芄蝗菀椎刂С治豢淼谋涓�。
此外，能够在第1及第2位宽的模式中都向同一数据端子容易地输出表示收缩结果的数据，能够用同一测试装置来进行测试，而不依赖于位宽。
此外，在第1位宽模式时和第2位宽模式时，能够变更待收缩的单位数据位数，能够使输出收缩结果的数据端子数相同，能够用同一测试装置来进行测试。
附图的简单说明
图1是本发明的半导体存储器的存储体结构示意图。
图2是本发明的半导体存储器的存储体的阵列结构示意图。
图3是本发明的半导体存储器的数据写入/读出部的结构示意图。
图4是图3所示的存储块和主数据线的连接示意图。
图5是图4所示的IO选择电路的结构示例图。
图6是图5所示的产生IO选择信号的部分的结构示意图。
图7是保存数据在行块中的分布示意图。
图8是与行块的数据位宽相应的保存数据位的图。
图9是图8所示的IO选择电路的结构图。
图10是块边界区的存储块的保存数据示意图。
图11是图10所示的IO选择电路的结构示意图。
图12是图10所示的IO选择电路的结构示意图。
图13是图10所示的IO选择电路的结构示意图。
图14是图10所示的IO选择电路的变更例示意图。
图15是图14所示的产生位宽指示信号的部分的结构示意图。
图16是本发明的数据收缩的方式示意图。
图17A是×16位结构时的数据位和局部数据线的对应关系示意图，而图17B是×32位结构的数据位和局部数据线的对应关系示意图。
图18是行块中的局部数据线和位线的连接示意图。
图19是本发明的半导体存储器中的前置放大器/写驱动电路、数据线以及全局数据线的连接示意图。
图20是图19所示的前置放大器/写驱动电路中包含的写驱动器的结构示意图。
图21是图20所示的产生数据线选择信号的部分的结构示例图。
图22是图19所示的前置放大器/写驱动电路的具有写入数据反转功能的写驱动器的结构图。
图23是图22所示的产生数据线选择信号的部分的结构示例图。
图24是图19所示的前置放大器/写驱动电路的结构和收缩路径的示意图。
图25是图19所示的前置放大器/写驱动电路PAWD1的结构和收缩/扩展路径的示意图。
图26是图19所示的前置放大器/写驱动电路PAWD2的结构和收缩/扩展路径的示意图。
图27是图19所示的前置放大器/写驱动电路PAWD3的结构和收缩/扩展路径的示意图。
图28是图19所示的前置放大器/写驱动电路PAWDX0的结构和收缩路径的示意图。
图29是图19所示的前置放大器/写驱动电路PAWDX1的结构和收缩/扩展路径的示意图。
图30是图19所示的前置放大器/写驱动电路PAWDX2的结构和收缩/扩展路径的示意图。
图31是图19所示的前置放大器/写驱动电路PAWDX3的结构和收缩/扩展路径的示意图。
图32是图19所示的前置放大器/写驱动电路的配置示意图。
图33是前置放大器/写驱动电路中包含的带有收缩功能的缓冲电路的结构示例图。
图34是图33所示的产生读出操作激活信号的部分的结构示意图。
图35是收缩操作时的缓冲电路和全局数据线及主数据线的连接关系示意图。
图36是图35所示的数据输出电路的结构示例图。
图37是图36所示的输出电路的结构示意图。
图38是带有收缩功能的缓冲电路和主数据线及全局数据线的连接示意图。
图39是图38所示的数据输出电路的结构示例图。
图40是用于进行数据收缩的变更例的图。
图41是图40所示的带有收缩功能的缓冲电路的结构图。
实施发明的最好形式[实施例1]图1是本发明的半导体存储器的存储阵列的结构示意图。在图1中，存储阵列被分割为4个存储体BNK0-BNK3。在存储体BNK0-BNK3中，分别将存储单元排列为矩阵状。这些存储体BNK0-BNK3能够相互独立地将存储单元行驱动为选择状态。通过以交织方式来激活存储体BNK0-BNK3，能够对这些存储体BNK0-BNK3连续进行数据存�。纳屏舜嫒⌒省�
图2是图1所示的存储体BNK0-BNK3中的1个存储体的存储阵列的结构示意图。在图2中，存储阵列被分割为行块RBK00-RBK07及RBK10-RBK17，合计16个行块。在这些行块RBK00-RBK07及RBK10-RBK17中，分别将存储单元排列为矩阵状。
由行块RBK00-RBK07构成主高位块MUB，由RBK10-RBK17构成主低位块MLB。主高位块MUB被分割为由行块RBK00-RBK03构成的存储块UB0、和由行块RBK04-RBK07构成的存储块UB1。主低位块MLB被分割为由行块RBK10-RBK13构成的存储块LB0、和由行块RBK14-RBK17构成的存储块LB1。
该半导体存储器能够选择性地实现16位及32位的输入输出数据位宽。在数据位宽为16位的×16位结构的情况下，在主高位块MUB中选择1个行块，并且在主低位块MLB中选择1个行块。这些被选行块是在主高位块MUB及主低位块MLB中处于相同位置的行块。在2个被选行块中分别存取8位数据，合计存取16位数据。
另一方面，在数据位宽为32位的×32位结构的情况下，在存储块UB0及UB1中分别选择处于相同位置的行块，并且在存储块LB0及LB1中分别选择相同位置的行块。对4个被选行块分别进行8位数据的存�。院霞拼嫒�32位数据。
通过利用3位的块选地址，在×16位结构中，能够在主高位块MUB及主低位块MLB中分别规定1个行块。通过将该3位的块地址中的例如最高位块地址位作为收缩状态，能够在存储块UB0、UB1、LB0及LB1中分别选择1个行块。
该块选地址位的收缩/验证的设定是按照数据位宽通过使用掩膜配线的铝开关或将特定的焊盘设定为规定电压电平而生成的位宽指定信号来设定的。
图3是本发明实施例1的半导体存储器的内部数据线的结构示意图。在图3中，对存储块UB0、UB1、LB0及LB1共同配置主数据总线1，并且对存储块UB1及LB1共同配置主数据总线2。
主数据总线1对应于数据端子DQ<150>来配置。数据端子DQ<150>被用于×16位结构及×32位结构两者中。因此，该主数据总线1也被用于×16位结构及×32位结构两者中。该主数据总线1具有16位宽，在存储块UB0及LB0中分别与被选择的各个行块进行8位数据的收发。
主数据总线2同样具有16位宽，对应于数据端子DQ<3116>来配置。数据端子DQ<3116>被用于×32位结构时，不被用于×16位结构时。因此，主数据总线2在×16位结构中不进行数据的传送。在×32位结构中，主数据总线2传送16位数据，在存储块UB1及LB1中分别与被选择的各个行块进行8位数据的收发。
因此，在×16位结构时，存储块UB1及LB1的行块被选择性地耦合到主数据总线1上，而在×32位结构时，存储块UB1及LB1的行块被耦合到主数据总线2上。按照数据位宽，来切换该存储块UB1及LB1的被选行块和主数据总线1或2的连接。该连接的切换在后面将详细说明，按照被选行块来切换分别对应于行块而配置的局部数据总线和主数据总线的连接。
存储块UB0及LB0的行块在×16位结构及×32位结构中都被耦合到第1主数据总线1上。因此，对这些存储块UB0及LB0的行块，能够使行块和主数据线的连接相同，而不依赖于数据位宽，能够简化位宽变更所需的电路的结构，并且使多位测试时待收缩的主数据线相同，而不依赖于数据位宽，能够将数据位宽变更时用于多位测试的电路的结构变更抑制到最小限度。
主数据总线1及2被耦合到进行内部数据的写入/读出的写入/读出电路3。该写入/读出电路3包含对主数据总线1设置的写入/读出电路3a、和对主数据总线2设置的写入/读出电路3b。在×16位结构的情况下，写入/读出电路3a被设定为可操作状态，而写入/读出电路3b被设定为禁止操作状态。因此，通过对应于该×16位结构及×32位结构中都使用的数据端子DQ<150>来配置主数据总线1，对应于×32位结构时使用的数据端子DQ<3116>来配置主数据总线2，只需按照数据位宽来选择性地激活写入/读出电路3b，就能够支持数据位宽的变更。此外，在多位测试时，无需进行这些写入/读出电路的路径变更，简化了电路结构。
写入/读出电路3a及3b在多位测试时被耦合到进行写入数据的扩展及读出数据的收缩的扩展/收缩电路4。该扩展/收缩电路4根据多位测试使能信号MBTEN，在×16位结构的情况下，进行4位收缩/扩展操作，而在×32位结构的情况下，进行8位收缩/扩展。即，该扩展/收缩电路4在数据写入时，将提供给规定的数据端子DQ2、DQ6、DQ9及DQ13的4位数据扩展为32位数据，提供给写入/读出电路3a及3b。另一方面，在×16位结构的情况下，该扩展/收缩电路4将来自数据端子DQ2、DQ6、DQ9及DQ13的4位数据扩展为16位数据，提供给写入/读出电路3a。
此时，即使还向写入/读出电路3b同样提供16位数据，由于该写入/读出电路3b在×16位结构时被设定为非操作状态，所以不向主数据总线2传送写入数据。因此，在该多位测试中写入测试数据时，扩展/收缩电路4只需从相同的4位的数据端子DQ2、DQ6、DQ9及DQ13进行相同的扩展操作，在×16位结构及×32位结构中都进行相同的扩展处理，而不变更电路结构，就能够生成测试写入数据。
扩展/收缩电路4在多位测试中的数据收缩操作时，对来自写入/读出电路3a及3b的数据进行以下的收缩处理。在×16位结构时，进行将4位数据收缩为1位数据的4位收缩操作，而在×32位结构的情况下，进行将8位数据收缩为1位数据的8位收缩操作。在哪一种数据位宽中，收缩结果都是4位数据，在×16位结构及×32位结构两者中，经同一引脚端子向外部输出收缩结果。
在该收缩操作时，通过对分别来自写入/读出电路3a及3b的数据进行收缩操作，也能够对相同的主数据总线线的数据进行收缩，而不依赖于数据位宽，在×16位结构及×32位结构中，能够进行处于相同位置关系的存储单元的数据的收缩。此外，该扩展/收缩电路4按照数据位宽来进行4位收缩操作或8位收缩操作，最终只使用4位的数据端子DQ2、DQ6、DQ9及DQ13。因此，使用相同的数据端子，而不依赖于数据位宽，所以能够用同一测试装置来进行测试。接着，说明各部的结构。
图4是对存储块MB0及LB0中分别包含的行块RBKi及RBKj进行的总线配置的示意图。在图4中，对行块RBKi，分别配置有传送4位数据的局部数据总线LBUU及LBUL。局部数据总线LBUU传送数据DQ0、DQ2、DQ4、及DQ5，而局部数据总线LBUL传送数据DQ1、DQ3、DQ6、及DQ7。
这些局部数据总线LBUU及LBUL分别被配置在对行块RBKi配置的读放大器带上，由相邻行块共享。因此，在与该行块RBKi相邻的下侧的行块中，向上侧的局部数据总线传送数据DQ1、DQ3、DQ6及DQ7，向下侧的局部数据总线传送数据DQ0、DQ2、DQ4、及DQ5。
存储块UB0的行块在×16位结构及×32位结构中都被耦合到主数据总线1的8位数据总线1a上。局部数据总线LBUU及LBUL和数据总线1a的连接由IO选择电路5ua及5ub来进行。这些IO选择电路5ua及5ub在对应的行块RBKi被选择时导通，分别将4位的局部数据总线LBUU及LBUL并联耦合到8位数据总线1a的不同的总线线上。向该数据总线1a传送8位数据DQ<70>。在强调数据位时使用记号<>。数据位DQ<n>和数据位DQn之间没有技术上的不同。
对存储块LB0中包含的行块RBKj，分别配置传送4位数据的局部数据总线LBLU及LBLL。局部数据总线LBLU传送数据DQ8、DQ9、DQ12、及DQ14，而局部数据总线LBLL传送数据DQ10、DQ11、DQ13、及DQ15。局部数据总线LBLU及LBLL分别由相邻行块共享，所以在与行块RBKj相邻的行块中，上侧的局部数据总线及下侧的局部数据总线传送的数据位的关系相反。
这些局部数据总线LBLU及LBLL经IO选择电路51a及51b，在×16位结构及×32位结构中都被耦合到8位数据总线1b上。在×16位结构及×32位结构中都向该数据总线1b传送数据DQ<158>。IO选择电路51a及51b在激活对应的读放大器带时或选择行块RBKj时被设定为导通状态。
通过将只在×32位结构时使用的传送数据的主数据总线配置为×32位结构专用，能够唯一地块定存储块UB0及LB0中包含的行块RBKi及RBKj连接的数据总线，能够简化这些IO选择电路的结构。
图5是图4所示的IO选择电路(IO)5ua、5ub、51a及51b的结构示例图。这些IO选择电路5ua、5ub、51a及51b具有同一结构，所以在图5中，代表性地示出1个IO选择电路5。
在图5中，IO选择电路5包含“与非”门7，接受IO选择信号IOSEL和均衡指示信号LIOEQ；上拉门ISC0-ISC3，分别对应于局部数据线LIO<0>、/LIO<0>至LIO<3>及/LIO<3>来设置；均衡晶体管EG0-EG3，分别对应于局部数据线LIO<0>、/LIO<0>至LIO<3>及/LIO<3>来设置，响应“与非”门7的输出信号来选择性地导通；以及选择门ISR0-ISR3，根据IO选择信号IOSEL来选择性地导通，在导通时，将局部数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>连接到主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>上。这些上拉门ISC0-ISC3由P沟道MOS晶体管(绝缘栅型场效应晶体管)构成，在激活时将对应的局部数据线LIO及/LIO预充电到阵列电源电压电平。此外，均衡晶体管EG0-EG3也由P沟道MOS晶体管构成，在导通时，将对应的局部数据线LIO及/LIO电短路，均衡对应的局部数据线LIO及/LIO的电压。
局部IO数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>构成4位的局部数据总线，而主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>构成4位的主数据总线。
局部IO数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>在备用状态时由上拉门ISC0至ISC3预充电到阵列电源电压电平。另一方面，主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>在备用状态时由未图示的电路预充电到外围电源电压电平。
IO选择信号IOSEL在行选时，根据后面将说明的行系信号，在对应的行块被选择时，变为比外围电源电压高的高电压Vpp电平的H电平，选择门ISR0-ISR3变为导通状态。均衡指示信号LIOEQ在行选时变为L电平。将IO选择信号IOSEL设定为高电压电平，传送写入电压，并且将局部数据线的H电平信号传递到主数据线上，而不引起选择门ISR0-ISR3中的阈值电压损耗。
因此，在进行行选操作、通过读放大器带的读放大器电路来进行读操作时，均衡指示信号LIOEQ处于H电平。因此，对包含被选行的存储块，IO选择信号IOSEL变为H电平，局部数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>被耦合到主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>上。
另一方面，对应于未选的读放大器带而配置的IO选择信号IOSEL保持L电平，所以“与非”门7的输出信号为H电平，对局部数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>不进行预充电/均衡操作。因此，在此状态下，被预充电(上拉)到外围电源电压电平的主数据总线线与局部数据线分离。对应于被选读放大器带而配置的选择门ISR0-ISR3导通，连接主数据线MIO<30>、/MIO<30>和局部数据线LIO<30>、/LIO<30>。
在进行列选操作时，均衡指示信号LIOEQ变为L电平，“与非”门7的输出信号变为H电平，上拉门ISC0-ISC3及均衡晶体管EG0-EG3变为非导通状态，局部数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>完成上拉/均衡操作，变化到从被选择的读放大器传递的电压电平，分别被电耦合到主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>上。由此，从被选择的存储单元传送的数据被传递到主数据线MIO、/MIO(主数据线MIO<30>及/MIO<30>的总称)上。
主数据线MIO、/MIO分别在数据读出时被上拉到外围电源电压电平。局部数据线LIO<0>、/LIO<0>至LIO<3>、/LIO<3>的负载足够小于主数据线MIO<0>、/MIO<0>至MIO<3>、/MIO<3>的负载，在主数据线MIO、/MIO中，传送L数据的数据线的电压电平略微降低，生成小振幅的信号，高速地传送数据。
图6是产生IO选择信号的部分的结构示意图。在图6中，示出对由行块RBKa及RBKb共享的局部数据线LIO及/LIO产生IO选择信号的部分的结构。在行块RBKa中，配置有传送互补数据的位线BLa及/BLa，沿与这些位线BLa及/BLa交叉的方向配置有字线WLa。位线BLa及/BLa成对配设，对应于这些位线BLa及/BLa之一和字线WLa的交叉部而配置有存储单元MC。在图6中，代表性地示出对应于字线WLa和位线BLa的交叉部而配置的存储单元MC。
在行块RBKb中，配置有位线BLb及/BLb，并且沿与这些位线BLb及/BLb交叉的方向配置有字线WLb。对应于字线WLb和位线BLb及/BLb之一的交叉部而配置有存储单元MC。在图6中，代表性地示出对应于字线WLb和位线BLb的交叉部而配置的存储单元MC。
位线BLa及/BLa经位线分离门BLIGa被耦合到读放大器SA上，并且位线BLb及/BLb经位线分离门BLIGb被耦合到读放大器SA上。位线分离门BLIGa响应位线分离控制电路10a输出的位线分离指示信号BLIa来选择性地导通，并且位线分离门BLIGb响应位线分离控制电路10b输出的位线分离指示信号BLIb来选择性地导通。
位线分离控制电路10a由接受阵列激活信号RAS和块选信号BSb的“与非”电路构成。位线分离控制电路10b由接受激活行选操作的阵列激活信号RAS和块选信号BSa的“与非”电路构成。块选信号BSa及BSb分别在行块RBKa及RBKb被选择时被激活。
这些位线分离控制电路10a及10b具有电平变换功能，位线分离指示信号BLIa及BLIb的H电平分别为高电压VPP电平。这是由于以下的理由。即，位线分离门BLIGa及BLIGb分别包含对应于位线而配置的N沟道MOS晶体管作为构件。因此，只能传递比该门电压低自身的阈值电压的电压。因此，将位线分离指示信号BLIGa及BLIGb设定为比读放大器SA的操作电源电压高的高电压Vpp电平，将读放大器SA读出并锁存的H数据写入到被选存储单元MC中，而不引起该阈值电压损耗。
读放大器SA的读节点经列选门CSG被耦合到局部数据线LIO及/LIO。列选门CSG包含对局部数据线LIO及/LIO分别配置的N沟道MOS晶体管，根据列选信号CSL来选择性地导通。局部数据线LIO及/LIO被连接到IO选择电路5上。
对IO选择电路5的IO选择信号IOSEL由接受位线分离指示信号BLIa及BLIb的“与非”电路12生成。“与非”电路12接受高电压VPP作为操作电源电压。在行块RBKa被选择的情况下，块选信号BSa为H电平，而块选信号BSb为L电平。因此，在此情况下，阵列激活信号RAS在行选时变为H电平，所以位线分离控制电路10a输出的位线分离指示信号BLIa变为高电压VPP电平的H电平，而来自位线分离控制电路10b的位线分离指示信号BLIb变为接地电压电平的L电平。相应地，位线分离门BLIGb变为截止状态，位线分离门BLIGa变为导通状态，位线BLb及/BLb与读放大器SA分离，另一方面，位线BLa及/BLa被连接到读放大器SA上。
在位线分离指示信号BLIb变为L电平时，“与非”电路12输出的IO选择信号IOSEL变为H电平，IO选择电路5的选择门ISR0-ISR3变为导通状态。在此状态下，选择门ISC0-ISC3还为截止状态，局部数据线LIO、/LIO被预充电到中间电压电平。
接着，根据阵列激活信号RAS的激活来进行行选操作，对应于被选行而配置的字线WLa被驱动到高电压VPP电平，存储单元MC的存储数据被读出到字线BLa上。互补的字线/BLa在备用状态时由未图示的预充电/均衡电路充电到中间电压，在此状态下，互补的位线/BLa为中间电压电平，处于浮动状态。
读放大器SA在激活时差分放大该位线BLa及/BLa的电压差并进行锁存。因此，读放大器SA的读出操作完成后，位线BLa及/BLa按照存储单元MC的存储数据被保持在H电平及L电平。
接着，在进行列选操作时，图5所示的均衡指示信号LIOEQ变为H电平，并且列选信号CSL也变为H电平，列选门CSG导通，读放大器SA被耦合到已被预充电到阵列电源电压电平并被均衡的局部数据线LIO及/LIO上。局部数据线LIO及/LIO的数据经图5所示的IO选择电路被传递到对应的主数据线MIO、/MIO(未图示)上。局部数据线LIO及/LIO根据来自位线BL、/BL的数据来变化。主数据线MIO及/MIO的负载大，根据从对应的局部数据线LIO、/LIO传送的信号来生成小振幅信号，传递到未图示的前置放大器。该前置放大器放大经主数据线对而传送的小振幅信号，生成内部读出数据。
图7是向行块RBKi及RBKj的写入数据的关系示意图。行块RBKi沿行方向被分割为2个子行块RBKia及RBKib。向子行块RBKia从一侧读放大器带的局部数据线写入数据DQ0及DQ2，从另一侧读放大器带的局部数据线写入数据DQ1及DQ3。根据列选信号CSL，在图7的上侧读放大器带中同时选择2个相邻的列选门，并且在下侧读放大器带中同时选择2个相邻的列选门。
如后面将详细说明的那样，读放大器SA以共享读放大器结构来配置。因此，数据位DQ0-DQ3分别被写入到连续配置的4位的存储单元中。
向子行块RBKib从一侧读放大器带上配置的局部数据线传送数据位DQ4及DQ5，并且从另一侧读放大器带上配置的局部数据线传送数据位DQ6及DQ7。因此，在子行块RBKib中，数据位DQ4-7被保存到连续相邻的4位的存储单元中。
行块RBKj也同样被分割为2个子行块RBKja及RBKjb。向子行块RBKja从一侧读放大器带上配置的局部数据线传送数据位DQ12及14，并且从另一侧读放大器带上配置的局部数据线传送数据位DQ13及DQ15。在子行块RBKja中，在相邻的4位的存储单元中，保存有数据位DQ12-DQ15。
向子行块RBKab从一侧读放大器带上配置的局部数据线传送数据位DQ8及DQ9，并且从另一侧读放大器带上配置的局部数据线传送数据位DQ10及DQ11。因此，在该子行块RBKjb中，传送数据位DQ8-DQ11并写入到4位的相邻存储单元中。
行块RBKi及RBKj的子行块中保存的数据位的位置关系不同，是由于以下的理由。在半导体存储器中，在封装的一侧依次配置有数据端子DQ0-DQ7，而在另一侧依次配置有数据端子DQ15-DQ8。对应于这些数据端子来配置数据总线。因此，根据该端子的位置关系，数据位DQ0-3对应于数据位DQ15-12，数据位DQ4-7对应于数据位DQ11-DQ8。因此，按该数据位的配置顺序来配设主数据总线，所以如该图7所示，数据位的配置顺序因行块RBKi及RBKj而异。
图8是图2所示的存储块UB1及LB1中分别包含的行块RBKm及RBKn和主数据总线1及2的连接示意图。对行块RBKm配置有局部数据总线LBUU及LBUL，并且对行块RBKn配置有局部数据总线LBLU及LBLL。对应于局部数据总线LBUU及LBUL配置有IO选择电路15ua及15ub，并且对应于局部数据总线LBLU及LBLL配置有IO选择电路151a及151b。
IO选择电路15ua及15ub在×16位结构的情况下，将局部数据总线LBUU及LBUL耦合到主数据总线1上，另一方面，在×32位结构的情况下，将局部数据总线LBUU及LBUL耦合到主数据总线2的与数据端子DQ16-DQ23对应的主数据总线线上。
IO选择电路151a及151b在×16位结构的情况下，将局部数据总线LBLU及LBLL耦合到主数据总线1的与数据端子DQ8-DQ15对应的主数据线上，而在×32位结构的情况下，将局部数据总线LBLU及LBLL耦合到第2主数据总线2的与数据端子DQ24-DQ31对应的主数据线上。在×16位结构的情况下，连接这些行块RBKm及RBKn的主数据线的对应关系与先前图4所示的对应关系相同。在×32位结构的情况下，也同样根据与第1主数据总线1连接时对高位字节及低位字节同样的连接关系，将这些局部数据总线LBUU、LBUL、LBLU、LBLL耦合到传送16位数据的第1主数据总线2上。
因此，这些IO选择电路15ua、15ub、151a、及151b在位侧切换其连接路径。
图9是图8所示的IO选择电路15ua、15ub、151a及151b的结构图。在图9中，这些IO选择电路15ua、15ub、151a及151b具有同一结构，所以代表性地示出1个IO选择电路15。
在图9中，IO选择电路15与先前图5所示的IO选择电路同样，包含上拉门ISC0-ISC3，分别对应于局部数据线LIO0、/LIO0-LIO3、/LIO3来设置；均衡晶体管EG0-EG3，分别对应于这些上拉门ISC0-ISC3来设置，与对应的上拉门ISC0-ISC3同相来导通；选择门ISR0-ISR3，分别对应于局部数据线LIO0、/LIO0-LIO3、/LIO3来设置，在导通时，将对应的局部数据线连接到主数据线MIO0、/MIO0-MIO3、/MIO3上；选择门ISG0-ISG3，在导通时将局部数据线LIO0、/LIO0-LIO3、/LIO3连接到主数据线MIO16、/MIO16-MIO19、/MIO19上；铝开关20，按照数据位宽来选择性地形成其连接路径，将IO选择信号IOSEL或接地电压传递到选择门ISR0-ISR3；以及铝开关21，按照数据位宽来设定其连接路径，向选择门ISG0-ISG3传递接地电压或IO选择信号IOSEL。
该图9所示的IO选择电路代表性地示出了图8所示的IO选择电路15ua、15ub、151a、151b，局部数据线及主数据线的号码与数据位不对应。例如，在主数据线MIO0、MIO1、MIO2及MIO3分别对应于数据位DQ0、DQ2、DQ4、及DQ5来配置的情况下，该主数据线MIO16、MIO17、MIO18、及MIO19对应于数据位DQ16、DQ18、DQ20、及DQ21来配置。
在数据位DQ16-31中，其配置顺序与数据位DQ7-DQ15相同，而数据传送的顺序与先前的数据位DQ0-DQ15相同。主数据线MIO16-MIO19是被配置为×32位结构专用的数据总线线，为了明确该第2主数据总线2内的配置顺序，如果用不同的标号，将第2主数据线2的总线线表示为低位字节的主数据线MIOX0-MIOX7及高位字节的主数据总线线MIOX10-MIOX17，则这些主数据线MIO16-MIO19对应于主数据线MIOX0-MIOX3。
向上拉门ISC0-ISC3及均衡晶体管EG0-EG3提供接受IO选择信号IOSEL和均衡指示信号LIOEQ的“与非”门7的输出信号。
在×16位结构的情况下，铝开关20选择IO选择信号IOSEL，传递到选择门ISR0-ISR3。在此情况下，铝开关21将接地节点的电压传递到选择门ISG0-ISG3。另一方面，在×32位结构的情况下，铝开关20将接地节点的电压传递到选择门ISR0-ISR3，而铝开关21将IO选择信号IOSEL传递到选择门ISG0-ISG3。由此，能够按照数据位宽，对存储块UB1及LB1的行块变更局部数据线和主数据线的连接。
图10是对应于存储阵列的存储块的边界而配置的局部数据总线及IO选择电路的结构示意图。
如图10所示，存储块UB0中包含的行块RBK03和存储块UB1中包含的行块RBK04分别在×32位结构的情况下，连接的主数据总线不同。即，行块RBK03在×16位结构及×32位结构中，都被耦合到相同的第1主数据总线1的主数据线上，保存数据DQ<70>。另一方面，行块RBK04在×16位结构的情况下保存数据DQ<70>，而在×32位结构的情况下，被耦合到第2主数据总线2的主数据线上，保存数据DQ<2316>。因此，对行块RBK03及RBK04共同设置的局部数据总线LIOBa按照该块选信号BS和数据位宽，由IO选择电路25a耦合到主数据总线1或2的8位的主数据线上。
另一方面，主块MUB的边界区中包含的行块RBK07在×16位结构的情况下保存数据DQ<70>，另一方面，在×32位结构的情况下，保存数据DQ<2316>。
与该行块RBK07相邻的存储块RBK10被包含在主低位块MLB中。在该主低位块MLB中，存储块LB0的行块在×16位结构及×32位结构中，都被耦合到相同的第1主数据总线1的高位8位的主数据线MIO8-MIO16(在别的表记中为MIO10-MIO17)上。因此，该行块RBK10在×16位结构及×32位结构中的情况下，都保存数据DQ<158>。因此，对行块RBK07及RBK10共同设置的局部数据总线LIOBb由IO选择电路25b按照数据位宽及被选块，选择性地耦合到主数据总线1的高位字节主数据线或第1主数据总线1的低位字节主数据线或第2主数据总线2的低位字节主数据线上。
在主低位块MLB中，存储块LB0中包含的行块RBK13保存数据DQ<158>，而不依赖于数据位宽。另一方面，存储块LB1中包含的行块RBK14在×16位结构的情况下保存数据DQ<158>，而在×32位结构的情况下保存数据DQ<3124>。因此，对这些行块RBK13及RBK14共同设置的局部数据总线LIOBc由IO选择电路25c按照被选存储块及数据位宽，选择性地耦合到主数据总线1或2上。
在图10中，示出向IO选择电路25a-25c提供的块选信号BSA-BSC。这些块选信号BSA-BSC包括性地表示对对应的2个行块的块选信号。
图11是图10所示的IO选择电路25a的结构示意图。在图11中，IO选择电路25a包含“与非”电路30，接受位线分离指示信号BLI04及BLI03；“与非”电路31，接受“与非”电路30的输出信号和均衡指示信号LIOEQ；门电路ISCKa，根据“与非”电路31的输出信号来选择性地导通，将4位的局部数据总线LIOBa预充电到阵列电源电压电平并进行均衡；铝开关32，通过掩膜配线来传递位线分离指示信号BLI03及高电压VPP之一；“与非”电路33，接受铝开关32的输出信号和位线分离指示信号BLI04；选择门电路ISRK1a，根据“与非”电路33的输出信号来选择性地导通，在导通时，将局部数据总线LIOa耦合到第1主数据总线1中包含的4位的主数据总线1aa上；铝开关34，根据掩膜配线来传递位线分离指示信号BLI03和高电压之一；以及选择门电路ISRK2a，根据经“非”门35提供的铝开关34的输出信号来选择性地导通，在导通时，将局部数据总线LIOa耦合到第2主数据总线2的4位的主数据总线2aa上。
门电路ISCKa包含上拉门ISC0-ISC3，由分别对应于4位的局部数据总线LIOb的数据线而配置的P沟道MOS晶体管构成；以及均衡晶体管EG0-EG3，用于均衡对应的局部数据线。选择门电路ISRK1a包含由对应于4位的主数据总线1aa的主数据线而配置的N沟道MOS晶体管构成的选择门ISR0-ISR3。选择门电路ISRK2a包含由对应于4位的主数据总线2aa的数据线而配置的N沟道MOS晶体管构成的选择门ISR0-ISR3。
在×16位结构的情况下，铝开关32将位线分离指示信号BLI03提供给“与非”电路33，而铝开关34将高电压VPP经“非”门35提供给选择门ISRK2a。因此，选择门电路ISRK2a通常被保持在非导通状态。
位线分离指示信号BLI04在行块RBK03被选择时变为L电平，另一方面，位线分离指示信号BLI03在行块RBK04被选择时变为L电平。因此，将该位线分离指示信号BLI03及BLI04用作块选信号BSA。在×32位结构中，铝开关32将高电压VPP传递到“与非”电路33，而铝开关34将位线分离指示信号BLI03经“非”门35传递到选择门电路ISRK2a。
主数据总线1aa传递数据位DQ0、DQ2、DQ4及DQ5。主数据总线2aa传递数据位DQ16、DQ18、DQ20及DQ21。
在×16位结构中，铝开关34将高电压经“非”门35提供给选择门电路ISRK2a，该选择门电路ISRK2a通常为非导通状态。因此，在行块RBK03及RBK04之一被选择、位线分离指示信号BLI04及BLI03之一变为L电平时，“与非”电路30及33的输出信号变为高电压VPP电平，选择门电路ISRK1a导通，局部数据总线LIOa被耦合到主数据总线1aa上。此外，均衡指示信号LIOQ为H电平，“与非”电路31的输出信号变为L电平，门电路ISCKa被激活，局部数据总线LIOBa被预充电到阵列电源电压电平并被均衡。
在均衡指示信号LIOEQ变为L电平时，根据“与非”电路31的输出信号，门电路ISCKa被激活，通过列选操作而被读出的4位的局部数据总线LIOBa的存储单元数据被传递到4位的主数据总线1aa上。
在×32位结构的情况下，铝开关32将高电压VPP传递到“与非”电路33，而铝开关34将位线分离指示信号BI03经“非”门35传递到选择门电路ISRK2a。因此，在行块RBK03被选择、位线分离指示信号BLI04变为L电平时，“与非”电路30及33的输出信号变为H电平，选择门ISRK1a导通。在均衡指示信号LIOEQ变为L电平时，“与非”电路31的输出信号变为H电平，门电路ISCKa被激活，向局部数据总线LIOBa传送由读放大器锁存的存储单元数据，接着，传递到主数据总线1aa。
另一方面，在行块RBK04被选择、位线分离指示信号BI03变为L电平时，“与非”电路30的输出信号变为H电平，并且“非”门35的输出信号变为H电平。位线分离指示信号BLI04维持H电平，所以“与非”电路33的输出信号为L电平。因此，在此情况下，选择门电路ISRK2a导通，局部数据总线LIOBa被耦合到主数据总线2aa上。
通过利用该图11所示的IO选择电路，能够按照被选行块，将存储块UB0及UB1的边界区上配置的局部数据总线LIOBa耦合到对应的主数据总线的主数据线上。
图12是图10所示的IO选择电路25b的结构示意图。在图12中，IO选择电路25b包含门电路ISCKb，在激活时，将4位的局部数据总线LIOBb预充电到阵列电源电压电平并进行均衡；选择门电路ISRK1ba，在导通时，将局部数据总线LIOBb保存到4位的第1主数据总线1aa上；选择门电路ISRK2b，在导通时，将局部数据总线LIOBb耦合到4位的第2主数据总线2aa上；以及选择门电路ISRK1bb，在导通时，将局部数据总线LIOBb耦合到4位的第1主数据总线1ba上。
门电路ISCKb包含上拉门ISC0-ISC3，由分别对应于4位数据线而设置的P沟道MOS晶体管构成；以及均衡晶体管，由P沟道MOS晶体管构成。选择门电路ISRK1ba、ISRK2b、及ISRKb分别包含由分别对应于4位的主数据总线的数据线而设置的N沟道MOS晶体管构成的选择门ISR0-ISR3。
选择门电路ISRK1ba在导通时传递数据位DQ0、DQ2、及DQ5。选择门电路ISRK2b在导通时传递数据位DQ16、DQ18、DQ20、及DQ21。选择门电路ISRK1ba在导通时传递数据位DQ10、DQ11、DQ13、及DQ15。
为了控制这些门电路的激活及选择门电路的导通，设有“与非”电路40，接受位线分离指示信号BLI10及BLI07；“与非”电路41，接受“与非”电路40的输出信号和均衡指示信号LIOEQ并将其输出信号提供给选择门电路ISCKb；铝开关42，传递位线分离指示信号BLI10和高电压VPP之一；“非”门43，将铝开关42传递的信号反转并将其输出信号传递到选择门电路ISRK1ba；铝开关44，传递高电压VPP和位线分离指示信号BLI10之一；“非”门45，将来自铝开关44的信号/电压反转，将其输出信号传递到选择门电路ISRK2b；以及“非”门46，将位线分离指示信号BLI07反转并传递到选择门电路ISRK1bb。
铝开关42在×16位结构的情况下选择位线分离指示信号BLI10，而且在×32位结构的情况下选择高电压VPP。铝开关44在×32位结构时选择位线分离指示信号BLI10，而在×16位结构的情况下选择高电压VPP。这些铝开关42及44按照数据位宽通过金属掩膜配线来设定其连接路径。在图12中，示出×32位结构的情况下的铝开关42及40的连接路径。
位线分离指示信号BLI10在行块RBK07被选择时变为L电平，而位线分离指示信号BLI07在行块RBK10被选择时变为L电平。
在×16位结构中，在行块RBK07被选择、位线分离指示信号BLI10下降到L电平时，“非”门43的输出信号响应位线分离指示信号BLI07的下降而上升，选择门电路ISRK1ba导通。铝开关44在×16位结构中选择高电压VPP，“非”门45的输出信号被固定在L电平，选择门电路ISRK2b通常被保持在非导通状态。此外，位线分离指示信号BLI07处于H电平，“非”门46的输出信号为L电平，选择门电路ISRK1bb处于非导通状态。因此，在×16位结构中，在行块RBK07被选择的情况下，局部数据总线LIOBb经选择门电路ISCKb及ISRK1b被耦合到4位的主数据总线1aa上。
另一方面，在×16位结构中，在行块RBK10被选择的情况下，位线分离指示信号BLI07下降到L电平，“非”门46的输出信号变为H电平。位线分离指示信号BLI10维持H电平，所以“非”门43及45的输出信号为L电平，选择门电路ISRK1ba及ISRK2b维持非导通状态。因此，在均衡指示信号LIOEQ下降到L电平时，向局部数据总线LIOBb读出存储单元的数据，接着，经选择门电路I SRK1bb及ISCKb传送到第1主数据总线的4位的主数据总线1ba上。
在×32位结构中，铝开关42传递高电压VPP，而铝开关44传递位线分离指示信号BI10。在该×32位结构中，在行块RBK10被选择的情况下，根据位线分离指示信号BLI07，选择门电路ISRK1bb导通，局部数据总线LIOBb被耦合到主数据总线1ba上。
另一方面，在行块RBK07被选择的情况下，位线分离指示信号BI10变为L电平，通过铝开关44及“非”门45，选择门电路ISRK2b导通，局部数据总线LIOBb被耦合到第2主数据总线的4位的主数据总线2aa上。在×32位结构中，“非”门43的输出信号固定在L电平，选择门电路ISRK1ba维持非导通状态。
图13是图10所示的IO选择电路25c的结构示意图。
在该图13中，4位的局部数据总线LIOBc经选择门电路ISRK1c被耦合到4位的主数据总线1ba上，并且经选择门电路ISRK2c被耦合到4位的主数据总线2ba。这些选择门电路ISRK1c及ISRK2c分别包含分别对应于局部数据总线的4位的局部数据线而设置的选择门ISR0-ISR3。
门电路ISCKc包含对应于4位的局部数据总线LIOBc的总线线而配置的上拉门ISC0-ISC3、和均衡晶体管EG0-EG3。
向主数据总线1ba传递4位数据DQ10、DQ11、DQ13及DQ15，而向主数据总线2ba传递数据位DQ26、DQ27、DQ29及DQ31。
该IO选择电路25c还包含“与非”电路50，接受位线分离指示信号BLI13及BLI14；“与非”电路51，接受“与非”电路50的输出信号和均衡指示信号LIOEQ；铝开关52，选择高电压VPP和位线分离指示信号BLI13之一；“与非”电路53，接受铝开关52传递的信号/电压和位线分离指示信号BLI14；铝开关54，选择高电压VPP和位线分离指示信号BLI13之一；以及“非”门55，将铝开关54传递的信号/电压反转。
“与非”电路51的输出信号被提供给门电路ISCKc，“与非”电路53的输出信号被提供给选择门ISRK1c，“非”门55的输出信号被提供给选择门电路ISRK2c。
位线分离指示信号BLI14在行块RBK13被选择时变为L电平，而位线分离指示信号BLI13在行块RBK14被选择时变为L电平。
铝开关52及54分别通过金属掩膜配线来设定其连接路径。在图13中，示出×32位结构的情况下的铝开关52及50的连接路径。
在×16位结构的情况下，铝开关54选择高电压VPP，“非”门55的输出信号为L电平，选择门电路LSRK2c维持非导通状态。另一方面，“与非”电路53接受位线分离指示信号BLI13及BLI14。因此，在行块RBK13及RBK14之一被选择时，“与非”电路53的输出信号变为H电平，选择门电路ISRK1c导通。因此，在×16位结构的情况下，4位的局部数据总线LIOBc被耦合到4位的主数据总线1ba上。
另一方面，在×32位结构的情况下，经铝开关54向“非”门55提供位线分离指示信号BLI13。铝开关52将高电压VPP传递到“与非”电路53。因此，在行块RBK14被选择、位线分离指示信号BLI13变为L电平时，“非”门55的输出信号变为H电平，选择门电路ISRK2c导通，局部数据总线LIOBc被耦合到4位的主数据总线2ba上。另一方面，在行块RBK13被选择的情况下，位线分离指示信号BLI14变为L电平，“与非”电路53的输出信号变为H电平，选择门电路ISRK1c导通。在此状态下，4位的局部数据总线LIOBc被耦合到4位的主数据总线1ba上。
如上所述，通过在对边界区的行块而配置的IO选择电路中设置多个连接路径，按照数据位宽及被选行块来切换局部数据总线和主数据总线的连接路径，能够容易地将被选行块耦合到对应的主数据线上。只对整个局部数据总线切换连接路径，也简化了总线连接的切换电路的结构。
图14是IO选择电路的变更例的图。在图14中，示出图13所示的IO选择电路25c的变更例。在该图14所示的IO选择电路25c中，设有接受位线分离指示信号BLI13和位宽指示信号MODX32的“或”电路62，来取代铝开关52。
此外，设有接受位宽指示信号MODX32的“非”门61、和接受“非”门61的输出信号和位线分离指示信号BLI13的“或”电路62，来取代铝开关54。
图14所示的IO选择电路25c的其他结构与图13所示的IO选择电路的结构相同，对对应的部分附以同一标号，省略其详细说明。
在×16位结构的情况下，位宽指示信号MODX32为L电平，“非”门61的输出信号被设定为H电平，“或”电路62输出H电平的信号，而不依赖于位线分离指示信号BLI13的状态。因此，在此状态下，“非”门55的输出信号被固定在L电平，选择门电路ISRK2c通常为非导通状态。另一方面，“或”电路60作为缓冲电路来操作，将位线分离指示信号BLI13提供给“与非”电路53。因此，在行块RBK13及RBK14之一被选择的情况下，“与非”门53的输出信号变为H电平，通过选择门电路ISRK1c，局部数据总线LIOBc被耦合到4位的主数据总线1ba上。
在×32位结构的情况下，位宽指示信号MODX32被设定为H电平。在此状态下，“或”电路60的输出信号为H电平，“与非”电路53作为“非”门来操作。此外，“非”门61的输出信号变为L电平，“或”电路62作为缓冲电路来操作，传递位线分离指示信号BLI13。因此，按照被选行块，选择门电路ISRK1c及ISRK2c之一导通，局部数据总线LIOBc被耦合到对应的4位的主数据总线上。
该位宽指示信号MODX32例如通过用熔丝元件的编程或金属掩膜配线或焊线固定特定的焊盘的电压来生成。因此，能够按照×16位结构及×32位结构，通过固定焊盘的电压来设定主数据总线和局部数据总线的连接。特别是在用焊线来固定焊盘的电压来生成位宽指示信号MODX32的情况下，能够通过封装时的焊接来生成该位宽指示信号MODX32。因此，在封装前的测试时，能够通过按照1个数据位宽进行测试，来保证封装前的半导体存储器的可靠性。此外，在封装后，能够按照设定的数据位宽来进行测试。
在图14中，向IO选择电路25c提供了数据位宽指示信号MODX32。然而，在利用该位宽指示信号MODX32的情况下，在图11及图12所示的IO选择电路中，也根据该数据位宽指示信号MODX32来设定其连接方式，来取代铝开关。
图15是产生位宽指示信号MODX32的电路的结构示例图。在图15中，位宽指示信号产生部包含“非”门71，将焊盘70上耦合的节点75的信号反转；电平变换电路72，将“非”门71的输出信号的振幅变换为高电压VPP电平的振幅的信号；P沟道MOS晶体管73，根据“非”门71的输出信号将节点75保持在电源电压VDD电平；以及P沟道MOS晶体管74，根据复位信号ZRST，将节点75预充电到电源电压VDD电平。在数据位宽为×32位的结构的情况下，焊盘70被设定为接地电压电平。复位信号ZRST在接通电源时或系统复位时以单稳态脉冲的形态来生成。
在焊盘70被焊接到接地电压电平的情况下，即使MOS晶体管74根据复位信号ZRST对节点75充电规定时间，节点75也经焊线通过接地端子来放电，节点75变为L电平，“非”门71的输出信号变为H电平。该“非”门71的H电平的输出信号由电平变换电路72变换为高电压VPP电平的信号，位宽指示信号MODX32变为高电压VPP电平的H电平。
另一方面，在焊盘70为浮动状态时，在接通电源后或系统复位后，节点75根据复位信号由MOS晶体管74预充电到电源电压VDD电平时，“非”门71的输出信号变为L电平，MOS晶体管73变为导通状态，节点75被维持在电源电压VDD电平。在此状态下，电平变换电路72不进行逻辑电平的变换，所以输出L电平的信号，位宽指示信号MODX32变为L电平。
此外，在图15所示的位宽指示信号产生部的结构中，在数据位宽为×32位时，焊盘70被焊接在接地电压电平。然而，在数据位宽为×16位结构时，也可以使用将焊盘70焊接在电源电压电平的结构。在该结构的情况下，MOS晶体管73及74被连接在节点75和接地节点之间。
图16是本发明的多位测试时的数据收缩方式示意图。在存储阵列中，存储块UB0、UB1、LB0及LB1分别被分割为2个子块A及B。在存储块UB0中，对于块A，在×16位结构及×32位结构中都保存数据位DQ4-DQ7。在存储块UB0的块B中，在×16位结构及×32位结构中都保存数据位DQ0-DQ3。
同样，对于存储块LB0，在块A中，在×16位结构及×32位结构中都保存数据位DQ 8-DQ11。在该存储块LB0中，在块B中，在×16位结构及×32位结构中都保存数据位DQ12-DQ15。
因此，这些存储块UB0及LB0在×16位结构及×32位结构中都被耦合到第1主数据总线上。
另一方面，在存储块UB1中，对于块A，在×16位结构时保存数据位DQ4-DQ7，而在×32位结构时，保存数据位DQ20-DQ23。另一方面，对于该存储块UB1的块B，在×16位结构时保存数据位DQ0-DQ3，而在×32位结构时，保存数据位DQ16-DQ19。
此外，在存储块LB1中，对于块A，在×16位结构时保存数据位DQ8-DQ11，而在×32位结构时保存数据位DQ24-DQ27。对于存储块LB1的块B，在×16位结构时保存数据位DQ12-DQ15，而在×32位结构时保存数据位DQ28-DQ31。在这些存储块UB1及LB1中，如上所述，在×16位结构和×32位结构中，行块被耦合到不同的主数据总线上。
首先，说明存储块UB0及UB1的数据压缩(收缩)。对存储块LB0及LB1也同样，唯一的不同点在于，在这些存储块LB0及LB1中，数据端子DQ9及DQ13被用作输出收缩结果的数据端子。这里，在以下的说明中，数据端子和对应的输入输出数据用同一标号来表示。
在存储块UB0中，对1个行块RBKu，局部数据线LIO0-LIO3和局部数据线LIO4-LIO7分别被耦合到第1主数据总线的主数据线MIO0-MIO3及MIO4-MIO7上。这里，主数据线MIO及局部数据线LIO传送互补数据信号，所以由互补信号对构成，但是为了简化说明，只要没有特别指出，这些数据线MIO及LIO都是作为单端信号线来进行说明的。
在主数据线MIO0-MIO3上传递数据位DQ0、DQ2、DQ4及DQ5，在主数据线MIO4-MIO7上传递数据位DQ1、DQ3、DQ6及DQ7。将主数据线MIO0-MIO3上传递的4位数据DQ0、DQ2、DQ4、及DQ5收缩为1位数据，在×16位结构时，向数据端子DQ2输出收缩结果。
另一方面，对于主数据线MIO4-MIO7，将数据位DQ1、DQ3、DQ6、DQ7收缩为1位数据，将其收缩结果输出到数据端子DQ6。在×32位结构时，将在×16位结构时向数据端子DQ2及DQ6分别输出的收缩结果进一步收缩，从数据端子DQ2输出。因此，对于该存储块UB0中包含的行块RBKu，在×16位结构时及×32位结构时，收缩操作相同，在×32位结构时，最终将2位的收缩结果数据进一步收缩为1位的收缩数据来生成1位收缩数据，从而输出×32位结构时的收缩数据。
另一方面，在存储块UB1中行块RBK1被选择的情况下，在×16位结构时和×32位结构时，连接的主数据线不同。对行块RBK1，例如局部数据线LIO16-LIO19、和局部数据线LIO20-LIO23分别被配置在对应的读放大器带上。在×16位结构时，局部数据线LIO16-LIO19被耦合到主数据线MIO0-MIO3上，而局部数据线LIO20-LIO23被耦合到主数据线MIO4-MIO7上。这些主数据线MIO0-MIO3及MIO4-MIO7的组各自的4位数据被收缩为1位数据，分别被输出到数据端子DQ2及DQ6。
另一方面，在×32位结构时，局部数据线LIO16-LIO19及LIO20-LIO23分别被耦合到主数据线MIOX0-MIOX3及MIOX4-MIOX7。主数据线MIOX0-MIOX7是第2主数据总线中包含的主数据线，在图9所示的结构中，主数据线MIO16-MIO19对应于主数据线MIOX0-MIOX3。在以下的说明中，为了明确×16位结构和×32位结构时主数据线的对应，使用第1主数据总线的主数据线MIO0-MIO7及MIO10-MIO17、和第2主数据总线的主数据线MIOX0-MIOX7及MIOX10-MIOX17的标号。
主数据线MIOX0-MIOX3传递数据位DQ16、DQ18、DQ20及DQ21，而在主数据线MIOX4-MIOX7上传递数据位DQ17、DQ19、DQ22、及DQ23。将这些4位数据分别收缩到1位数据，分别输出到数据端子DQ0及DQ7。在此情况下，在×32位结构时，在存储块UB0及UB1两者中同时选择行块，所以为了使行块RBKu及RBK1的收缩结果数据不冲突，在×32位结构的收缩时，在与数据端子DQ2、DQ6、DQ0及DQ7对应的全局数据线上分别传递对应的收缩结果，防止了收缩结果数据的冲突。对应于数据端子DQ0及DQ7而配置的全局数据总线线DB0及DB7上传递的收缩结果进一步被收缩并从数据端子DQ6输出。
因此，在×32位收缩时，8位收缩数据分别被输出到数据端子DQ2及DQ6。在×16位结构时，4位收缩结果被输出到数据端子DQ2及DQ6。因此，收缩结果被输出到数据端子DQ2及DQ6，而不依赖于数据位宽。
在存储块LB0及LB1中，对数据端子DQ9及DQ13，用主数据线MIO10-MIO17及MIOX10-MIOX17来执行与图16所示的收缩操作同样的收缩操作。
因此，×16位结构时的收缩结果数据和×32位结构时的收缩结果数据被输出到数据端子DQ2、DQ6、DQ9及DQ13。由此，收缩结果数据被输出到相同的数据端子，而不依赖于数据位宽，所以能够用相同的测试器对×16位结构及×32位结构进行多位测试。
图17A是×16位结构时的1位数据和局部数据线的对应图。如图17所示，在×16位结构时，1个读放大器带上配置的4位的局部数据线LIOa-LIOd对应于1位数据DQ。在写入时，向这些局部数据线LIOa-LIOd共同传送来自数据端子DQ的数据。
另一方面，在×32位结构时，如图17B所示，1位数据DQ对应于8个局部数据线LIOa-LIOh。对1个行块，局部数据线LIOa-LIOd被配置在一个读放大器带上，而局部数据线LIOe-LIOh被配置在另一个读放大器带上。
图18是1个基本块中的读放大器和局部数据线的连接示意图。在图18中，在读放大器带SABU中配设有局部数据线LIOa-LIOd。局部数据线LIOa-LIOd例如传递数据位DQ0(<0>)、及DQ2(<2>)，而局部数据线LIOc及LIOb分别传递数据位DQ4(<4>)及DQ5(<5>)。
在另一侧的读放大器带SABL中，配置有局部数据线LIOe-LIOh。局部数据线LIOe及LIOf分别传递数据位DQ1(<1>)及DQ3(<3>)。局部数据线LIOg及LIOh分别传递数据位DQ7(<7>)及DQ6(<6>)。
在行块中，读放大器SA对位线对BLP交替配置。即，在读放大器带SABU及SABL中，读放大器分别对隔1列的位线对配置。在读放大器带DABU中配置有读放大器SAA0、SAA2、DAB0及SAB2，而在读放大器带SABL中配置有读放大器SAA1、SAA3、SAB1、及SAB3。读放大器SAA0-SAA3分别对应于位线对BLPA0-BLPA3来配置，而读放大器SAB0-SAB3对应于位线对BLPB0-BLPB3来配置。
在块A中，读放大器SAA0及SAA2分别被耦合到局部数据线LIOa及LIOb上，而读放大器SAA1及SAA3被耦合到局部数据线LIOe及LIOf上。为了简化图面，未示出列选门。
在块B中，读放大器SAB0及SAB2分别被耦合到局部数据线LIOc及LIOd上，而读放大器SAB1及SAB3分别被耦合到局部数据线LIOh及LIOg上。在×16位结构时，局部数据线LIOa-LIOd及LIOe-LIOh分别能够传送来自不同的数据端子的数据。因此，在×16位结构的情况下，通过将局部数据线LIOa-LIOd上传送的数据位、和局部数据线LIOe-LIOh上传送的数据位的逻辑电平反转，能够在相邻存储单元中保存逻辑电平不同的数据，能够检测出相邻单元间的泄漏(相邻存储单元的存储节点间的泄漏)。
另一方面，在×32位结构的情况下，局部数据线LIOa-LIOh传送来自1个数据端子的数据。因此，在该×32位结构的情况下，能够将局部数据线LIOe-LIOh上传送的数据位的逻辑电平反转。由此，在×16位结构、×32位结构中，都能够检测出有无相邻单元间泄漏。
图19是进行内部数据的写入/读出的写入/读出电路3和数据总线的对应关系示意图。在图19中，对第1主数据总线而配置的写入/读出电路3a包含分别对应于主数据线MIOA-MIOD而配置的前置放大器/写驱动电路PAWD0-PAWD3。这些前置放大器/写驱动电路PAWD0-PAWD3分别进行4位数据的写入及读出。
对第2主数据总线而配置的写入/读出电路3b包含分别对应于主数据总线MIOXA-MIOXD而配置的前置放大器/写驱动电路PAWDX0-PAWDX3。这些主数据总线MIOXA-MIOXD分别具有4位宽，只在×32位结构时被使用。因此，这些前置放大器/写驱动电路PAWDX0-PAWDX3在×32位结构的情况下分别进行4位数据的写入/读出。
主数据总线MIOA包含主数据线MIO0-MIO3。主数据总线MIOB包含主数据线MIO4-MIO7。主数据总线MLOC包含主数据线MIO8-MIO11。主数据总线MIOD包含主数据线MIO12-MIO15。主数据线MIOXA包含主数据线MIOX0-MIOX3。主数据总线MIOXB包含主数据线MIOX4-MIOX7。主数据总线MIOXC包含主数据线MIOX8-MIOX11。主数据总线MIOXD包含主数据线MIOX12-MIOX15。
主数据总线MIOA-MIOD及MIOXA-MIOXD分别被耦合到1个读放大器带上配置的4位的局部数据总线上。这些4位的局部数据总线在×16位结构中传送数据位DQ0、DQ2、DQ4及DQ5或DQ1、DQ3、DQ6及DQ7等不连续配置的数据位。传送该不连续的数据位，来防止传送内部数据时数据线的相互干扰的影响。
为了实现该不连续的数据位的组的传送，前置放大器/写驱动电路PAWD0-PAWD3及PAWDX0-PAWDX3被耦合到由不连续的局部数据线构成的全局数据总线上。全局数据总线包含与数据端子一一对应而配置的全局数据线。因此，该全局数据总线也包含在×16位结构及×32位结构两者中使用的全局数据线、和只在×32位结构中使用的全局数据线。
前置放大器/写驱动电路PAWD0被耦合到全局数据总线DBA上，而前置放大器/写驱动电路PAWD1被耦合到全局数据总线DBB上。前置放大器/写驱动电路PAWD2被耦合到全局数据总线DBC上。前置放大器/写驱动电路PAWD3被耦合到全局数据总线DBD上。前置放大器/写驱动电路PAWDX0被耦合到全局数据总线DBXA上。前置放大器/写驱动电路PAWDX1被耦合到全局数据总线DBXB上。前置放大器/写驱动电路PAWDX2被耦合到全局数据总线DBXC上。前置放大器/写驱动电路PAWDX3被耦合到全局数据总线DBXD上。
全局数据总线DBA包含分别被耦合到数据端子DQ0、DQ2、DQ4及DQ5上的数据线DB0、DB2、DB4及DB5。全局数据总线DBB包含分别被耦合到数据端子DQ1、DQ3、DQ6、及DQ7上的数据线DB1、DB3、DB6、及DB7。全局数据总线DBC包含分别被耦合到数据端子DQ8、DQ9、DQ12、及DQ14上的数据线DB8、DB9、DB12及DB14。全局数据总线DBD包含被耦合到数据端子DQ10、DQ11、DQ13、及DQ15上的数据线DB10、DB11、DB13及DB15。
全局数据总线DBXA包含分别被耦合到数据端子DQ16、DQ18、DQ20、及DQ21上的数据线DB16、DB18、DB20、及DB21。全局数据总线DBXB包含被耦合到数据端子DQ17、DQ19、DQ22、及DQ23上的数据线DB17、DB19、DB22、及DB23。全局数据总线DBXC包含分别被耦合到数据端子DQ26、DQ27、DQ29、及DQ31上的数据线DB26、DB27、DB29、及DB31。全局数据总线DBXD包含分别被耦合到数据端子DQ24、DQ25、DQ28、及DQ30上的数据线DB24、DB25、DB28、及DB30。
通过全局数据总线DBA及DBB来传送8位数据DQ<70>，而通过全局数据总线DBC及DBD来传送8位数据DQ<158>。通过全局数据总线DBXA及DBXB来传送8位数据DQ<2316>，而通过全局数据总线DBXC及DBXD来传送8位数据DQ<3124>。
在该前置放大器/写驱动电路PAWD0-PAWD3及PAWDX0-PAWDX3中，分别进行4位数据的收缩及扩展。因此，在写入×32位结构的测试数据时，在前置放大器/写驱动电路PAWD1、PAWD3、PAWDX1、PAWDX3中，写驱动器将所给的测试数据反转并传送到对应的主数据线上。
前置放大器/写驱动电路PAWD0及PAWD1向对相同的行块而配置的局部数据总线传送数据，而前置放大器/写驱动电路PAWD2及PAWD3向对应于相同的行块而配置的局部数据总线传送写入数据。前置放大器/写驱动电路PAWDX0及PAWDX1向对相同的行块而设置的局部数据总线传送写入数据。此外，前置放大器/写驱动电路PAWDX2及PAWDX3向对相同的行块而配置的局部数据总线传送写入数据。
前置放大器/写驱动电路PAWD1、PAWD3、PAWDX1、及PAWDX3分别在32位结构时将写入数据反转，如图18所示，在对同一行块而配置的读放大器带中，向一个读放大器带上配置的局部数据总线传送反转数据，向相邻存储单元写入逻辑电平不同的数据，能够检测出相邻存储单元间泄漏的存在。
图20是图19所示的前置放大器/写驱动电路PAWD0、PAWD2、PAWDX0、及PAWDX2的写驱动器的结构图。在图20中，代表性地示出1个前置放大器/写驱动电路中生成2位的写入数据的写驱动器WDR0及WDR1。
写驱动器WDR0包含N沟道MOS晶体管80a及80b，分别被耦合到互补全局数据线DB0及/DB0上并根据数据线选择信号DSEL来导通；N沟道MOS晶体管81a及81b，在写驱动器使能信号/WDE激活时，变为非导通状态，将节点NDa及节点NDb与全局数据线DBO及/DB0分离；放大电路82a，在写驱动器使能信号/WDE激活时被激活，对节点NDa及NDb的电压进行差分放大；“非”门85a，接受写驱动器使能信号/WDE；“与非”电路83a，接受“非”门85a的输出信号和节点NDa的信号；“与非”电路83b，接受将“与非”电路83a的输出信号反转来形成内部写入数据WE0的“非”门84a和“非”门85a的输出信号和节点NDb的信号；以及“非”门80d，接受“与非”电路83b的输出信号来生成该写入数据/WD0。
这里，全局数据线DB0、/DB0及DB1、/DB1与对应于数据端子DQ<0>而配置的全局数据线不同，表示总称性的全局数据线，表示传送对应的4位数据中的2位数据的数据总线。
通过“非”门84a及84b将互补写入数据WD0及/WD0传递到对应的主数据线对的各数据线上。写驱动器使能信号/WDE在激活时为L电平。
在数据线选择信号DSEL被激活时，MOS晶体管80a及80b导通，数据线DB0及/DB0上传送的数据被传递到节点NDa及NDb。在写驱动器使能信号/WDE被激活时，MOS晶体管81a及81b变为截止状态，放大电路82a根据该节点NDa及NDb中封闭的电荷来进行差分放大操作。
该放大电路82a包含交叉耦合的P沟道MOS晶体管；交叉耦合的N沟道MOS晶体管；以及激活晶体管，根据写驱动器使能信号/WDE向交叉耦合的P沟道MOS晶体管供给电源电压。放大电路82a在去活时，被停止来自电源节点的电流供给。放大电路82a在去活时，将节点NDa及NDb中的高电压电平的节点通过交叉耦合的P沟道MOS晶体管来驱动到电源电压电平。在写驱动器使能信号/WDE去活时，节点NDa及NDb被设定为接地电压电平。
在写驱动器使能信号/WDE为去活状态时，“非”门85a的输出信号为L电平，“与非”电路83a及83b输出H电平的信号。因此，在备用状态时，写入数据WD0及/WD0为L电平。在数据写入时，在数据线选择信号DSEL被激活后，写驱动器使能信号/WDE被激活。放大电路82a放大节点NDa及NDb的电压差并进行锁存。由于“非”门85a的输出信号为H电平，所以“与非”电路83a及83b作为“非”门来操作。因此，作为写入数据WD0及/WD0，传送逻辑电平与数据线DB0及/DB0上传递的数据相同的数据。
写驱动器WDR1包含N沟道MOS晶体管80c及80d，被耦合到全局数据线DB1及/DB1上，根据数据线选择信号DSELA来选择性地导通；N沟道MOS晶体管81c及81d，在写驱动器使能信号/WDE去活时导通，将MOS晶体管80c及80d耦合到节点NDc及NDd上；N沟道MOS晶体管86a及86b，被耦合到数据线DB0及/DB0上，根据测试模式数据线选择信号DSELB来选择性地导通；N沟道MOS晶体管87a及87b，在写驱动器使能信号/WDE去活时被激活，将MOS晶体管86a及86b耦合到节点NDc及NDd上；放大电路82b，在写驱动器使能信号/WDE激活时被激活，差分放大节点NDc及NDd的电压并进行锁存；“非”门85b，接受写驱动器使能信号/WDE；“与非”电路83c，接受“非”门85b的输出信号和节点NDc的信号；“非”门84c，将“与非”电路83c的输出信号反转来生成内部写入数据WD1；“与非”电路83d，接受“非”门85b的输出信号和节点NDd的信号；以及“非”门84d，将“与非，，电路83d的输出信号反转来生成内部写入数据/WD1。
测试模式数据线选择信号DSELB在多位测试模式时，根据数据线选择信号DSEL被激活。数据线选择信号DSELA在多位测试模式以外的操作模式时，根据数据线选择信号来生成，而在多位测试模式时，被设定为未选状态的L电平。
在多位测试模式时，向写驱动器WDR1提供的数据线选择信号DSEL被维持在去活状态。因此，在多位测试模式时，根据数据线DB0及/DB0的数据，来生成内部写入数据WD1及/WD1。
在正常操作模式时，测试模式数据线选择信号DSELB被维持在L电平的去活状态。在此状态下，根据数据线选择信号DSELA(DSEL)，数据线DB1及/DB1被耦合到内部节点NDc及NDd上。因此，在正常操作模式时，根据全局数据线DB1及/DB1的数据，来生成内部写入数据WD1及/WD1。
另一方面，在多位测试模式时，根据数据线DB0及/DB0的数据来生成写入数据WD1及/WD1。其余2位的写驱动器也具有与该写驱动器WDR1同样的结构。因此，在多位测试模式时，根据数据线DB0及/DB0的数据，来生成4位的写入数据，分别传送到对应的主数据线。
图21是图20所示的生成对写驱动器WDR1的数据线选择信号DSELA及DSELB的电路的结构示例图。在图21中，数据线写入信号产生部包含“非”门86，接受多位测试使能信号MBTEN；“与”电路87，接受“非”门86的输出信号和数据线选择信号DSEL来生成数据线选择信号DSELA；以及“与”电路88，接受数据线选择信号DSEL和多位测试使能信号MBTEN来生成测试模式数据线选择信号DSELB。
多位测试使能信号MBTEN由测试装置来固定特定的焊盘的电位，或者根据特定的信号的定时关系来设定。数据线选择信号DSEL在数据写入操作模式时，按规定的定时，按比写驱动器使能信号/WDE的激活早的定时被激活。
在多位测试使能信号MBTEN被设定为H电平、多位测试模式被设定时，“与”电路87输出的数据线选择信号DSELA被固定在L电平。另一方面，“与”电路88根据数据线选择信号DSEL来生成测试模式数据线选择信号DSELB。
在多位测试使能信号MBTEN为L电平时，“非”门86的输出信号变为H电平，根据数据线选择信号DSEL，来生成正常模式数据线选择信号DSELA。在此状态下，测试模式数据线选择信号DSELB被固定在L电平。
在图20所示的写驱动器的结构中，接受写驱动器使能信号/WDE的“非”门85a及85b也可以被共同配置在该前置放大器/写驱动电路中。
图22是图19所示的前置放大器/写驱动电路PAWD1、PAWD3、PAWDX1、及PAWDX3的结构图。在图22中，这些前置放大器/写驱动电路PAWD1、PAWD3、PAWDX1、及PAWDX3具有同一结构，所以代表性地示出这些前置放大器/写驱动电路中包含的2位的写驱动器WDRa及WDRb。
写驱动器WDRa包含N沟道MOS晶体管80e及80f，被连接在全局数据线DBa及/DBa上，根据正常模式数据线选择信号DSELA来选择性地导通；N沟道MOS晶体管81e及81f，在写驱动器使能信号/WDE去活时导通，将MOS晶体管80e及80f耦合到节点NDe及NDf上；N沟道MOS晶体管90a及90b，被耦合到全局数据线DBa及/DBa上，根据反转模式数据线选择信号DSELD来选择性地导通；N沟道MOS晶体管91a及91b，响应写驱动器使能信号/WDE来导通，在导通时将MOS晶体管90a及90b耦合到节点NDe及NDf上；放大电路82c，在写驱动器使能信号/WDE激活时被激活，差分放大节点NDe及NDf的电压并进行锁存；“非”门85c，接受写驱动器使能信号/WDE；“与非”电路83e，接受“非”门85c的输出信号和节点NDe上的信号；“非”门84e，接受“与非”电路83e的输出信号来生成内部写入数据WDa；“与非”电路83f，接受“非”门85c的输出信号和节点NDf的信号；以及“非”门84f，将“与非”电路83f的输出信号反转来生成互补的内部写入数据/WDa。
在×32位结构的多位测试模式时指定了位反转时，反转模式数据线选择信号DSELD根据数据线选择信号DSEL被激活。
写驱动器WDRb包含N沟道MOS晶体管80g及80h，被耦合到全局数据线DBb及/DBb上，根据正常模式数据线选择信号DSELA来选择性地导通；N沟道MOS晶体管81g及81h，根据写驱动器使能信号/WE来导通，将MOS晶体管80g及80h耦合到节点NDg及NDh上；N沟道MOS晶体管86c及86d，被耦合到全局数据线DBa及/DBa上，根据测试模式数据线选择信号DSELB来选择性地导通；N沟道MOS晶体管87c及87d，在写驱动器使能信号/WDE激活时导通，将MOS晶体管86c及86d分别耦合到节点NDg及NDh上；N沟道MOS晶体管90c及90d，被耦合到全局数据线DBa及/DBa上，根据反转模式数据线选择信号DSELD来导通；N沟道MOS晶体管91c及91d，响应写驱动器使能信号/WDE来选择性地导通，在导通时，将MOS晶体管90c及90d分别耦合到节点NDh及NDg上；放大器82d，响应写驱动器使能信号/WDE的激活被激活，在激活时差分放大节点NDg及NDh的信号并进行锁存；“非”门85d，接受写驱动器使能信号/WDE；“与非”电路83g，接受“非”门85d的输出信号和节点NDh的信号；“非”门84g，将“与非”电路83g的输出信号反转来生成内部写入数据WDd；“与非”电路83h，接受“非”门85b的输出信号和节点NDh的信号；以及“非”门84h，将“与非”电路83h的输出信号反转来生成内部写入数据/WDd。
在正常操作模式时，在写驱动器WDRa中，数据线选择信号DSEL被驱动为激活状态，通过MOS晶体管80e及80f，全局数据线DBa及/DBa分别被耦合到内部节点NDe及NDf上。在写驱动器WDRb中，全局数据线DBb及/DBb也被耦合到内部节点NDg及NDh上。因此，在写驱动器使能信号/WDE被激活时，根据全局数据线DBa及/DBa上的数据来生成内部写入数据WDa及/WDa。同样，在写驱动器WDRb中，也根据全局数据线DBb及/DBb上的数据来生成内部写入数据WDb及/WDb。
在多位测试模式时，在不进行写入数据的位反转的情况下，测试模式数据线选择信号DSELB根据数据线选择信号DSEL被激活。因此，在此状态下，在写驱动器WDRa中，全局数据线DBa及/DBa被耦合到内部节点NDe及NDf上，并且同时，该全局数据线DBa及/DBa通过MOS晶体管86c、87c及86d及87d分别被耦合到内部节点NDg及NDh上。因此，根据全局数据线DBa及/DBa的数据，来生成内部写入数据WDa、/WDa及WDb、/WDb。此外，在反转模式数据线选择信号DSELD被激活时，全局数据线DBa经MOS晶体管90a及91a被耦合到节点NDf上，并且全局数据线DBa经MOS晶体管90b及91b被耦合到节点NDe上。因此，该内部写入数据WDa及/WDa变为将全局数据线DBa及/DBa上的数据反转所得的数据。
在写驱动器WDRb中，该反转模式数据线选择信号DSELD也被激活，全局数据线DBa经MOS晶体管90c及91c被耦合到节点NDh上，并且全局数据线/DBa经MOS晶体管90b及91g被耦合到节点NDg上。放大电路82d被激活，节点NDg及NDh的数据被放大并被锁存。该锁存数据是全局数据线DBa及/DBa的数据的反转数据。根据将该全局数据线DBa及/DBa的数据反转所得的数据，来生成内部写入数据WDb及/WDb。
其余2位的写驱动器具有与写驱动器WDRb同样的结构。因此，在该×32位结构时，通过激活反转模式数据线选择信号DSELD，能够在×32位结构中，在多位测试模式时，将所给的1位数据反转来生成4位的同一逻辑电平的数据，传送到对应的4位的局部数据总线。
图23是图22所示的产生数据线选择信号的部分的结构示例图。在图23中，数据线选择信号产生部包含门电路95，接受数据线选择信号DSEL、多位测试使能信号MBTEN以及位反转模式指示信号BTIV来生成测试模式数据线选择信号DSELA；门电路96，接受数据线选择信号DSEL、多位测试使能信号MBTEN以及位反转模式指示信号BTIV来生成测试模式数据线选择信号DSELB；以及门电路97，接受数据线选择信号DSEL和位反转模式指示信号BTIV来生成反转模式数据线选择信号DSELD。
在多位测试使能信号MBTEN及位反转模式指示信号BTIV都为L电平时，门电路95根据数据线选择信号DSEL来生成测试模式数据线选择信号DSELA。在多位测试使能信号MBTEN及位反转模式指示信号BTIV中的至少一个为H电平时，该门电路95将测试模式数据线选择信号DSELA固定在L电平。
在位反转模式指示信号BTIV为L电平、而且多位测试使能信号MBTEN为H电平时，门电路96根据数据线选择信号DSEL来生成测试模式数据线选择信号DSELB。
在位反转模式指示信号BTIV为H电平时，门电路97根据数据线选择信号DSEL来生成反转模式数据线选择信号DSELD。
位反转模式指示信号BTIV在多位测试模式时由测试装置按照测试内容来设定。
图24是图19所示的前置放大器/写驱动电路PAWD0的结构示意图。前置放大器/写驱动电路PAWD0包含前置放大器/写驱动器PW00-PW03，分别对应于主数据线MIO0-MIO3来设置；以及缓冲电路BF00-BF03，分别对应于这些前置放大器/写驱动器PW00-PW03来设置。
缓冲电路BF00、BF01、BF02、及BF03分别被耦合到全局数据线DB0、DB2、DB4、及DB5上。
在图24中，用虚线来表示×16位模式时的扩展/收缩的数据的传播路径，而用点划线来表示×32位模式时的数据的传播路径。在×16位时的收缩操作时，缓冲电路BF01被耦合到前置放大器/写驱动器PW00-PW03上。在×16位结构中的多位测试模式时，全局数据线DB2上传递的写入数据DQ<2>被传递到前置放大器/写驱动器PW00-PW03。在数据收缩时，来自前置放大器/写驱动器PW00-PW03的读出数据被传递到缓冲电路BF01，收缩为1位数据，传递到全局数据线DB2。
在×32位结构时的多位测试模式时，全局数据线DB2的数据位DQ<2>进而被传递到图19所示的前置放大器/写驱动电路PAWDX0，在那里生成4位数据。因此，在×32位结构中的数据扩展操作时，根据全局数据线DB2上传递的数据DQ<2>在前置放大器/写驱动器PW00-PW03中分别生成写入数据，进而在前置放大器/写驱动电路PAWDX0中根据传递的数据位DQ<2>来生成4位数据，合计生成8位的写入数据。
在数据收缩时，缓冲电路BF00将来自前置放大器/写驱动电路PAWDX0的4位数据收缩为1位数据并向全局数据线DB0输出收缩结果的数据。
图25是图19所示的前置放大器/写驱动电路PAWD1的数据传送路径示意图。在图25中，分别对应于主数据线MIO4-MIO7来配置前置放大器/写驱动器PW10-PW13。分别对应于这些前置放大器/写驱动器PW10-PW13来配置缓冲电路BF10-BF13。缓冲电路BF10、BF11、BF12、及BF13对应于全局数据线DB1、DB3、DB6及DB7来配置。
在×16位及×32位的多位测试模式时，向缓冲电路BF12提供的数据位DQ<6>被提供给前置放大器/写驱动器PW10-PW13。另一方面在数据读出时，从前置放大器/写驱动器PW10-PW13读出的数据被提供给缓冲电路BF12，被收缩为1位数据，并被传递到全局数据线DB6。
另一方面，在×32位结构的多位测试模式时，缓冲电路BF13在数据收缩时进一步将从前置放大器/写驱动电路PAWDX传送的4位数据收缩为1位数据，传递到全局数据线DB7。
在×32位结构的多位测试模式时，全局数据线DB6的数据进一步被传送到前置放大器/写驱动电路PAWDX1，在那里生成4位数据。因此，在×32位结构的多位测试时，在前置放大器/写驱动电路PAWD1及PAWDX1中，根据全局数据线DB6上传递的数据位DQ<6>来生成测试写入数据。
在数据收缩时，缓冲电路bf12收缩所给的4位数据，生成1位数据并输出到全局数据线DB6。此外，缓冲电路bf13将来自前置放大器/写驱动电路PAWDX1的4位数据收缩为1位数据并输出到全局数据线DB7。图26是图19所示的前置放大器/写驱动电路PAWD2的结构示意图。在图26中，前置放大器/写驱动电路PAWD2包含分别对应于主数据线MIO10-MIO13而配置的前置放大器/写驱动器PW20-PW23。这些主数据线MIO10-MIO13对应于第2主数据总线2的4位数据总线。分别对应于这些前置放大器/写驱动器PW20-PW23来配置缓冲电路BF20-BF23。缓冲电路BF20、BF21、BF22及BF23分别被耦合到全局数据线DB15、DB13、DB11、及DB10。
在×32位及×16位结构中，前置放大器/写驱动器PW20-PW23被耦合到缓冲电路BF21上来进行多位测试。因此，根据全局数据线DB13上传递的数据DQ<13>，向主数据线MIO10-MIO13生成测试写入数据。此外，被读出到这些主数据线MIO10-MIO13上的数据的收缩数据从缓冲电路BF21被传递到全局数据线DB13。
在×32位结构时的多位测试模式时，缓冲电路BF20进一步将从前置放大器/写驱动电路PAWDX2传送的4位数据收缩为1位数据并输出到全局数据线DB15。前置放大器/写驱动电路PAWDX2在该多位测试时，根据全局数据线DB13的数据来生成4位的写入数据。因此，×32位结构时，在该多位测试模式时，根据全局数据线DB13的数据DQ<13>来生成8位的测试数据，来自前置放大器/写驱动电路PAWD2及PAWDX2的4位数据分别被收缩为1位数据，传递到全局数据线DB13及DB15。
图27是图19所示的前置放大器/写驱动电路PAWD3的结构示意图。在图27中，前置放大器/写驱动电路PAWD3包含前置放大器/写驱动器PW30-PW33，分别对应于主数据线MIO14-MIO17来配置；以及缓冲电路BF30-BF33，对应于这些前置放大器/写驱动器PW30-PW33来配置。
缓冲电路BF30、BF31、BF32、及BF33分别被耦合到全局数据线DB14、DB12、DB9、及DB8上。
在多位测试模式时，缓冲电路BF32被耦合到前置放大器/写驱动器PW30-PW33上。因此，全局数据线DB9上传递的测试数据被传递到前置放大器/写驱动器PW30-PW33，被传递到主数据线MIO14-MIO17。在数据读出时，从前置放大器/写驱动器PW30-PW33中读出的前置放大器数据被收缩为1位数据，传递到全局数据线DB9。
在×32位结构时，该全局数据线DB9上的数据进一步被传递到前置放大器/写驱动电路PAWDX3，生成4位测试写入数据并传递到对应的主数据线。在数据读出时，从该前置放大器/写驱动电路PAWDX3读出的4位数据被提供给缓冲电路BF33，收缩为1位数据，传递到全局数据线DB8。
因此，在×32位结构时，收缩数据被传递到全局数据线DB9及DB8上。
图28是图19所示的前置放大器/写驱动电路PAWDX0的结构示意图。在图28中，前置放大器/写驱动电路PAWDX0包含分别对应于主数据线MIOX00-MIOX03而配置的前置放大器/写驱动器PWX00-PWX03。这些前置放大器/写驱动器PWX00-PWX03输出的内部读出数据在×32位结构的多位测试模式时，被传送到前置放大器/写驱动电路PAWD0的缓冲电路BF00并被收缩为1位数据。分别对应于这些前置放大器/写驱动器PWX00-PWX03来配置缓冲电路BFX00-BFX03。缓冲电路BFX00、BFX01、BFX02、及BFX03分别对应于全局数据线DB16、DB18、DB20、及DB21来配置。为了进行多位测试，这些缓冲电路BFX00-BFX03分别被耦合到全局数据线DB2上。在×32位结构的多位测试模式时，根据全局数据线DB2上的数据来生成4位数据，向主数据线MIOX00-MIOX03分别传送到同一逻辑电平的测试数据。
图29是图19所示的前置放大器/写驱动电路PAWDX1的结构示意图。在图29中，前置放大器/写驱动电路PAWDX1包含分别对应于主数据线MIOX04-MIOX07而配置的的前置放大器/写驱动器PWX10-PWX13。这些前置放大器/写驱动器PWX10-PWX13在多位测试模式时，将各自的内部读出数据传送到前置放大器/写驱动电路PAWD1的缓冲电路BF13，在那里收缩为1位数据。
分别对应于这些前置放大器/写驱动器PWX10-PWX13来配置缓冲电路BFX10-BFX13。缓冲电路BFX10、BFX11、BFX12、及BFX13分别被耦合到全局数据线DB17、DB19、DB22、及DB23上。为了写入多位测试模式时的测试数据，这些缓冲电路BFX10-BFX13分别被耦合到全局数据线DB6上。在多位测试模式时，前置放大器/写驱动电路PAWDX1根据全局数据线DB6上传递的DQ<6>来生成同一逻辑电平的4位数据。
图30是图19所示的前置放大器/写驱动电路PAWDX2的结构示意图。在图30中，前置放大器/写驱动电路PAWDX2包含分别对应于主数据线MIOX10-MIOX13而配置的前置放大器/写驱动器PWX20-PWX23。为了进行多位测试模式时的收缩，这些前置放大器/写驱动器PWX20-PWX23将各自的内部读出数据传送到前置放大器/写驱动电路PAWD2中包含的缓冲电路BF20。
分别对应于这些前置放大器/写驱动器PWX20-PWX23来配置缓冲电路BFX20-BFX23。缓冲电路BFX20、BFX21、BFX22、及BFX23分别被耦合到全局数据线DB31、DB29、DB26、及DB27上。为了实现多位测试，这些缓冲电路BFX20-BFX23被耦合到全局数据线DB13上。因此，在多位测试模式时，根据全局数据线DB13上传递的测试写入数据DQ<13>，来生成同一逻辑电平的测试写入数据，传递到主数据线MIOX10-MIOX13。
图31是图19所示的前置放大器/写驱动电路PAWDX3的结构示意图。该前置放大器/写驱动电路PAWDX3包含分别对应于主数据线MIOX14-MIOX17而配置的前置放大器/写驱动器PWX30-PWX33。这些前置放大器/写驱动器PWX30-PWX33分别在多位测试模式时将各自的内部读出数据传递到前置放大器/写驱动电路PAWD3中配置的缓冲电路BF33，在那里收缩为1位数据。
对应于前置放大器/写驱动器PWX30-PWX33来配置缓冲电路BFX30-BFX33。这些缓冲电路BFX30、BFX31、BFX32及BFX33分别被耦合到全局数据线DB30、DB28、DB25、及DB24上。
为了实现多位测试，缓冲电路BFX30-BFX33共同被耦合到全局数据线DB9上。因此，在×32位结构的多位测试模式时，这些缓冲电路BFX30-BFX33根据全局数据线DB9上提供的写入数据DB<9>将内部写入数据传送到前置放大器/写驱动器PWX30-PWX33中包含的写驱动器。
在数据收缩操作时，从该前置放大器/写驱动器PWX30-PWX33读出的内部读出数据被提供给前置放大器/写驱动电路PAWD3中包含的缓冲电路BF33并被收缩为1位数据，传递到全局数据总线_DB8上。
图32是外部数据端子、全局数据线以及各前置放大器/写驱动电路的配置示意图。在图32中，接近前置放大器/写驱动电路PAWD0-PAWD3，来配置前置放大器/写驱动电路PAWDX0-PAWDX3。前置放大器/写驱动电路PAWD0及PAWD1经全局数据总线GDBA被耦合到数据端子DQ0-DQ7上。前置放大器/写驱动电路PAWDX0及PAWDX1经全局数据总线GDBC被耦合到数据端子DQ16-DQ23上。前置放大器/写驱动电路PAWD2及PAWD3经全局数据总线GDBB被耦合到数据端子DQ15-DQ8上。前置放大器/写驱动电路PAWDX2及PAWDX3经全局数据总线GDBB被耦合到数据端子DQ31-DQ24上。
数据端子DQ0-DQ7及DQ16-DQ22被配置在该半导体存储器的一侧，而数据端子DQ15-DQ8及DQ31-DQ24依次被配置在半导体存储器的另一侧。
在×32位结构中的收缩模式中，前置放大器/写驱动电路PAWDX0的4位数据被传递到对应配置的前置放大器/写驱动电路PAWD0并被收缩。分别来自前置放大器/写驱动电路PAWDX1-PAWDX3的4位数据分别被传递到对应的前置放大器/写驱动电路PAWD1-PAWD3，在它们中分别被收缩为1位数据。
为×32位结构专用而配置的主数据线MIOX0-3、MIOX4-MIOX7、MIOX10-MIOX13、及MIOX14-MIOX17的数据分别最终与主数据线MIO0-MIO3、MIO4-MIO7、MIO11-MIO13、及MIO14-MIO17的4位数据组合，收缩为1位数据，作为合计4位数据，从数据端子DQ2、DQ6、DQ9及DQ13输出。
只是向分别接近而配置的前置放大器/写驱动电路传送待收缩的数据，能够容易地、不使配线复杂地将分别来自前置放大器/写驱动电路PAWDX0-PAWDX3的4位数据传递到对应的前置放大器/写驱动电路PAWD0-PAWD3。
图33是图24至图31所示的缓冲电路中具有收缩功能的缓冲电路的数据读出部的结构图。这些具有收缩功能的缓冲电路具有同一结构，只是所给的放大器的输出信号不同，在图33中，总称性地示出1个缓冲电路BF。
在图33中，带有收缩功能的缓冲电路BF包含N沟道MOS晶体管100a及101a，根据来自对应的放大器的内部读出数据PD<k>和读出激活信号RDRVN将内部节点ND20a驱动到接地电压电平；压缩电路4a，根据待收缩的来自前置放大器的内部读出数据PD<30>将内部节点ND20a驱动到接地电压电平；N沟道MOS晶体管100b及101b，根据来自对应的前置放大器的互补的内部读出数据/PD<k>和读出激活信号RDRVN来驱动内部节点ND20b；以及压缩电路4b，根据待收缩的来自前置放大器/写驱动器的互补的内部读出数据/PD<30>将内部节点ND20b驱动到接地电压电平。
内部读出数据PD<k>因缓冲电路的位置而异，在接受主数据线MIO0-MIO7及MIO10-MIO17的数据的缓冲电路的情况下，与待收缩的数据PD<0>-PD<3>中的某一位相同。在该缓冲电路BF收缩主数据线MIOX0-MIOX7及MIOX10-MIOX17的数据的情况下，内部读出数据PD<k>是与数据PD<0>-PD<3>不同的数据。
MOS晶体管100a及101a被串联连接在节点ND20a和接地节点之间。MOS晶体管100a用栅极接受读出激活信号RDRVN，而MOS晶体管101a用栅极接受来自对应的前置放大器的内部读出数据PD<k>。
压缩电路4a包含N沟道MOS晶体管TRA0-TRA3，被并联连接在节点ND21a和接地节点之间，用各自的栅极接受待收缩的来自前置放大器的内部读出数据PD<0>-PD<3>；P沟道MOS晶体管104a，在测试模式读出激活信号RDRVMBT去活时，将内部节点ND21a预充电到电源电压电平；以及N沟道MOS晶体管103a，在测试模式读出激活信号RDRVMBT激活时导通，将节点ND20a和节点ND21a电耦合。
MOS晶体管100b及101b用各自的栅极接受读出激活信号RDRVN和来自对应的前置放大器的互补的内部读出数据/PD<k>，而且依次被串联连接在节点ND20b和接地节点之间。
压缩电路4b包含N沟道MOS晶体管TRB0-TRB3，被并联连接在节点ND21b和接地节点之间，用各自的栅极接受待收缩的来自前置放大器的互补的内部读出数据/PD<0>-/PD<3>；P沟道MOS晶体管104b，在测试模式读出激活信号RDRVNBT去活时导通，将节点ND21b预充电到电源电压电平；以及N沟道MOS晶体管103b，在测试模式读出激活信号RDRVNBT激活时导通，在导通时，将节点ND20b和节点ND21b电耦合。
缓冲电路BF还包含P沟道MOS晶体管102a，在读出激活信号RDRV去活时导通，将节点ND20a预充电到电源电压电平；锁存电路105a，锁存节点ND20a的信号；P沟道MOS晶体管102b，在读出激活信号RDRV去活时导通，在导通时，将节点ND20b预充电到电源电压电平；锁存电路105b，锁存节点ND20b的信号；“或非”电路106a，接受多位测试模式指示信号TMBT(或多位测试使能信号MBTEN)和节点ND20b的信号；“或非”电路106b，接受多位测试指示信号TMBT(或多位测试使能信号MBTEN)；P沟道MOS晶体管107a，根据节点ND20a的信号将对应的全局数据线DBk驱动到电源电压电平；N沟道MOS晶体管108a，根据“或非”电路106a的输出信号将全局数据线DBk放电到接地电压电平；P沟道MOS晶体管108b，根据节点ND20b的信号，将互补的全局数据线/DBk驱动到电源电压电平；以及N沟道MOS晶体管107b，根据“或非”电路106b的输出信号，将互补的全局数据线/DBk放电到接地电压电平。
在正常操作模式时，多位测试指示信号TMBT(或多位测试使能信号MBTEN)被设定为L电平。因此，“或非”电路106a及106b作为“非”门来操作。
此外，在正常操作模式时，测试模式读出激活信号RDRVMBT被设定为L电平，MOS晶体管103a及103b为截止状态，并且MOS晶体管104a及104b为导通状态，节点ND21a及ND21b被充电到电源电压电平。
在备用状态下，读出激活信号RDRV及RDRVN都为L电平，MOS晶体管102a及102b为导通状态，MOS晶体管100a及100b为截止状态。因此，节点ND20a及ND20b被预充电到电源电压电平。在此状态下，“或非”电路106a及106b的输出信号为L电平，MOS晶体管108a及108b为截止状态。此外，节点ND20a及ND20b为电源电压电平，MOS晶体管107a及108b也为截止状态。即，该缓冲电路BF在备用状态时被保持在输出高阻抗状态。
在数据读出时，从对应的前置放大器传递读出数据PD<k>及/PD<k>，接着，读出激活信号RDRV及RDRVN被驱动到H电平。现在，考虑读出数据PD<k>为H电平、互补的读出数据/PD<k>为L电平的状态。在此状态下，MOS晶体管101a为导通状态，节点ND20a被放电到接地电压电平，另一方面，MOS晶体管101b为截止状态，所以节点ND20b保持预充电电压电平的电源电压电平。此时，MOS晶体管103a及103b处于截止状态，MOS晶体管TRA0-TRA3及TRB0-TRB3分别与节点ND20a及ND20b分离。因此，节点ND20a及ND20b的寄生电容�。芄皇垢媒档蚇D20a的电位快速降低。
在节点ND20a的电压电平降低时，锁存电路105a将节点ND20a保持在接地电压电平，另一方面，节点ND20b由锁存电路105b保持在电源电压电平。“或非”电路106a的输出信号根据节点ND20b的H电平的信号而变为L电平，另一方面，“或非”电路106b的输出信号根据节点ND20a的L电平的信号而变为H电平。因此，MOS晶体管107a及108b变为导通状态，而MOS晶体管108a及107b变为截止状态。由此，全局数据线DBk被驱动到电源电压电平，而全局数据线/DBk被驱动到接地电压电平。
在多位测试模式时，多位测试指示信号TMBT被设定为H电平，而“或非”电路106a及106b的输出信号被设定为L电平。因此，在该多位测试时，MOS晶体管108a及108b变为截止状态。
此外，在多位测试时，读出激活信号RDRVN始终被维持在去活状态，而MOS晶体管100a及100b维持截止状态。
在数据读出时，测试模式读出激活信号RDRVMBT上升到H电平，节点ND21a及21b的预充电操作完成，接着，来自前置放大器的内部读出数据PD<30>及/PD<30>被传递，节点ND21a及ND21b的电压电平根据这些被传递的内部读出数据被设定。向待收缩的存储单元写入相同的逻辑电平的数据。
因此，如果待收缩的存储单元都正常，则这些内部读出数据位PD<3>-PD<0>都为同一逻辑电平，并且该内部读出数据位/PD<3>-/PD<0>也为同一逻辑电平。现在，考虑内部读出数据PD<30>都为H电平的状态。在此状态下，MOS晶体管TRA0-TRA3都变为导通状态，节点ND21a被驱动到接地电压电平，相应地，节点ND20a被驱动到接地电压电平，由锁存电路105a锁存。另一方面，互补的内部读出数据位/PD<3>-/PD<0>都变为L电平，所以MOS晶体管TRB0-TRB3都变为截止状态，节点ND21b维持预充电电压电平的电源电压电平，节点ND20b也维持电源电压电平。
在读出该收缩数据的情况下，在节点ND20a上只是附随MOS晶体管100a及103a的寄生电容，MOS晶体管TRA0-TRA3与节点ND20a分离，节点ND20a的寄生电容�。芄桓菽诓慷脸鍪軵D<30>来快速地驱动节点20a。这对节点20b也同样。
在节点ND20a被设定为L电平时，MOS晶体管107a变为导通状态，全局数据线DBk被驱动到电源电压电平。另一方面，MOS晶体管107b为截止状态，所以全局数据线/DBk维持预充电电压电平。因此，通过将全局数据线DBk及/DBk预充电到接地电压电平，在内部读出数据位的所有逻辑电平都一致的情况下，全局数据线DBk及/DBk中的一个变为H电平，另一个变为L电平。
另一方面，在待收缩的存储单元中存在故障存储单元的情况下，该故障存储单元的数据的逻辑电平与其他存储单元的数据的逻辑电平不同。因此，在MOS晶体管TRA0-TRA3中至少有1个变为导通状态，并且MOS晶体管TRB0-TRB3中的至少1个变为导通状态，节点ND20a及ND20b都被驱动到接地电压电平。因此，节点ND20a及ND20b都变为L电平，所以全局数据线DBk及/DBk都由MOS晶体管107a及107b驱动到电源电压电平。
因此，在×16位结构中的收缩操作时，通过在外部根据读出数据来识别全局数据线DBk及/DBk的信号的电压电平，能够判定在4位的存储单元中是否存在故障。即，根据全局数据线DBk及/DBk的电压电平的(H，L)、(L，H)、(H，H)，例如通过使外部读出数据的逻辑电平对应于H电平、L电平及输出高阻抗状态，或者使正常状态对应于H电平，而使故障状态对应于L电平，能够读出收缩结果数据，识别是否存在故障存储单元。
在4位的存储单元都有故障的情况下，收缩结果的读出数据的逻辑电平与写入数据的逻辑电平不同。例如，在写入H数据、所有的4位的存储单元的存储数据都变化为L数据的情况下，全局数据线DBk为预充电电压电平，互补的全局数据线/DBk为H电平。在向数据端子输出二值数据的情况下，不能识别该全部位有故障。然而，如上所述，保存收缩为1位数据的数据的存储单元不相邻，所以发生这种故障的可能性很低。此外，在发生这种全部位有故障的情况下，能够用其他测试图案或者通过其他功能测试来检测出这种故障，不会发生什么问题。
然而，如果采用进行三值数据的读出的结构，例如在全局数据线DBk及/DBk都为H电平时，输出缓冲电路被设定为输出高阻抗状态，则能够识别故障存储单元的存在。
在×32位结构时，被读出到该全局数据线DBk及/DBk上的收缩结果数据进一步在输出电路部中被收缩。
在该图33所示的压缩电路4a及4b中，也可以分别与MOS晶体管TRA0-TRA3串联来连接用栅极接受测试模式读出激活信号RDRVMBT的N沟道MOS晶体管，并且同样分别与MOS晶体管TRB0-TRB3串联来连接用栅极接受测试模式读出激活信号RDRVMBT的N沟道MOS晶体管。在正常操作模式时生成内部读出数据时，即使读出数据变化，节点ND21a及节点21b也不发生放电，能够降低该压缩电路4a及4b中的消耗电流。
此外，也可以代之以下述结构只在多位测试指示信号TMBT或多位测试使能信号MBTEN为激活状态时才向压缩电路4a及4b传递内部读出数据PD<30>及/PD<30>。在该结构的情况下，将各内部读出数据位和多位测试指示信号TMBT和多位测试使能信号MBTEN取“与”的信号作为内部读出数据而提供给压缩电路4a及4b即可。
图34是图33所示的生成读出激活信号RDRVN及测试模式读出激活信号RDRVMBT的部分的结构示例图。在图34中，读出激活信号产生部包含“非”门110，接受多位测试模式指示信号TMBT(或多位测试使能信号MBTEN)；“与”电路111，接受“非”门110的输出信号和读出激活信号RDRV来生成读出激活信号RDRVN；以及“与”电路112，接受多位测试指示信号TMBT和读出激活信号RDRV来生成测试模式读出激活信号RDRVMBT。
在多位测试模式时，多位测试指示信号TMBT(或多位测试使能信号MBTEN)变为激活状态，根据读出激活信号RDRV，测试模式读出激活信号RDRVMBT被激活。在多位测试以外的操作模式时，多位测试指示信号TMBT(或多位测试使能信号MBTEN)被设定为L电平。因此，在此状态下，根据读出激活信号RDRV来生成读出激活信号RDRVN。
在数据读出时，在激活前置放大器的前置放大器使能信号激活后，读出激活信号RDRV在规定期间内被激活。
图35是向外部输出数据的数据输出部的结构示意图。在图35中，在前置放大器/写驱动电路PAWD0中，缓冲电路BF00在×32位结构时收缩来自前置放大器/写驱动电路PAWDX0的4位数据，向全局数据线DB0上传递表示收缩结果的数据。同样，缓冲电路BF01收缩来自对应的主数据线MIO0-MIO3的4位数据，将表示收缩结果的1位数据输出到全局数据线DB2。
在前置放大器/写驱动电路PAWD1中，缓冲电路BF12将来自主数据线MIO4-MIO7的4位数据收缩为1位数据并输出到全局数据线DB6上。缓冲电路BF13将来自从主数据线MIOX4-MIOX7接受4位数据的前置放大器/写驱动电路PAWDX1的4位数据收缩为1位数据，将收缩结果传递到全局数据线DB7。
全局数据线DB2及DB6被耦合到数据输出电路122上，而全局数据线DB0、DB7、及DB6被耦合到数据输出电路126上。数据输出电路122被耦合到数据端子DQ2上，而数据输出电路126被耦合到数据端子DQ6上。
在×16位结构时，数据输出电路122对从全局数据线DB2提供的数据进行缓冲处理并输出到数据端子DQ2。另一方面，在×32位结构时，数据输出电路122将全局数据线DB2及DB6上传递的数据收缩为1位数据，将其收缩结果输出到数据端子DQ2。
数据输出电路126在×16位结构时，对全局数据线DB6上传递的1位数据进行缓冲处理并输出到数据端子DQ6。另一方面，在×32位结构时，数据输出电路126将全局数据线DB0及DB7上传递的数据收缩为1位数据并输出到数据端子DQ6。
因此，在图35所示的数据输出电路122及126的结构中，在×32位结构时，主数据线MIO0-MIO3及MIO4-MIO7的8位数据被收缩为1位数据并被输出到数据端子DQ2，另一方面，主数据线MIOX0-MIOX3及MIOX4-MIOX7的8位数据被收缩为1位数据并被输出到数据端子DQ6。
图36是图35所示的数据输出电路122及126的结构的一例的示意图。在图36中，数据输出电路122及126实质上具有同一结构，所以在图36中，示出数据输出电路122的详细结构，而对于数据输出电路126，只示出概略结构。
在图36中，数据输出电路122包含压缩电路122a，压缩互补全局数据线DB2、/DB2、DB6及/DB6上的数据来生成互补数据；传输门122b，根据多位测试读出指示信号MBTD，将压缩电路122a的输出数据传送到输出电路122d；以及传输门122c，根据正常读出指示信号RDO将互补全局数据线DB2及/DB2的数据传送到输出电路122d。传输门122b及122c分别包含对互补全局数据线而配置的N沟道MOS晶体管。
压缩电路122a包含“与非”门GT1，接受×32位多位测试指示信号MBT32和全局数据线DB6及/DB6的信号；“与非”门GT2，接受多位测试指示信号MBT和全局数据线DB2及/DB2的信号；“与非”门GT3，接受“与非”门GT1及GT2的输出信号；复合门GT4，接受多位测试指示信号MBT和全局数据线DB2及/DB2的信号；以及“或非”门GT5，接受“与非”门GT3的输出信号和复合门GT4的输出信号。
“与非”门GT3的输出信号和“或非”门GT5的输出信号经传输门122b被传送到输出电路122d。
复合门GT4等价地包含“或”门，接受全局数据线DB2及/DB2的信号；以及“与非”门，接受多位测试指示信号MBT和该“或”门的输出信号。
×32多位测试指示信号MBT32在×32位结构的测试模式时被设定为H电平，而在×16位结构的多位测试时被保持在L电平。
正常读出指示信号RDO在多位测试模式以外的数据读出时被激活，在多位测试模式时被维持在去活状态。多位测试读出指示信号MBTD在多位测试模式时在数据读出时被激活。这些读出指示信号RDO及MBTD根据内部读出指示信号和指定数据位宽的位宽指定信号(例如，MBT32)被生成。
在该数据输出电路122的结构中，在进行多位测试时，多位测试指示信号MBT被设定为H电平。在×16位结构时，×32位多位测试指示信号MBT32被维持在L电平。在此状态下，“与非”门GT1的输出信号被固定在H电平，门电路GT3作为“非”门来操作。此外，复合门GT2作为“非”门来操作。
在被读出到全局数据线DB2及/DB2上的收缩数据表示正常状态时，全局数据线DB2及/DB2的信号中的一个为H电平，另一个为L电平。因此，“与非”门GT2的输出信号为H电平，而“与非”门GT3的输出信号变为L电平。此外，复合门GT4的输出信号变为L电平，由于门GT3及GT4的输出信号都为L电平，所以“或非”门GT5的输出信号变为H电平。在“与非”门GT3的输出信号为L电平、而且“或非”门GT5的输出信号为H电平时，输出电路122d输出H电平的信号。
另一方面，在全局数据线DB2及/DB2上传递的信号表示存在故障存储单元的情况下，这些数据线DB2及/DB2的信号都变为H电平。在此状态下，“与非”门GT2的输出信号变为L电平，相应地，“与非”门GT3的输出信号变为H电平。即使复合门GT4的输出信号变为L电平，“或非”门GT3的输出信号也为H电平，所以“或非”门GT5的输出信号变为L电平。
在门GT3及GT5的输出信号分别为H电平及L电平时，输出电路122d输出L电平的信号。因此，在待收缩的存储单元中存在故障存储单元的情况下，输出L电平的信号，而在不存在故障存储单元的情况下，输出H电平的信号，能够识别有无故障存储单元。
在×32位结构的多位测试时，×32位多位测试指示信号MBT32被设定为H电平。在全局数据线DB2及/DB2上传递的信号表示正常状态的情况下，“与非”门GT1的输出信号变为H电平，从“与非”门GT1输出与×16位结构时相同的逻辑电平的信号。因此，在全局数据线DB2及/DB2上传递的信号表示正常状态的情况下，从输出电路22d输出H电平的信号，而在表示存在故障存储单元的情况下，输出L电平的信号。
另一方面，在全局数据线DB6及/DB6的信号表示存在故障存储单元的情况下，这些数据线DB2及/DB2的信号都变为H电平，“与非”门GT1的输出信号变为L电平。在此状态下，“与非”门GT3的输出信号变为H电平，而不依赖于全局数据线DB2及/DB2的信号的逻辑电平，相应地，“或非”门GT5的输出信号变为L电平。因此，输出电路122d的输出信号变为L电平，能够识别在待收缩的存储单元中存在故障存储单元。
数据输出电路126包含传输门126c，根据正常读出指示信号RDO，来传送全局数据线DB6及/DB6的信号；压缩电路126a，根据多位测试指示信号MBT16及MBT32来选择性地激活，按照数据位结构来选择性地进行收缩操作；传输门126b，根据多位测试读出指示信号MBTD来传送压缩电路126a的输出信号；以及输出电路126d，根据从传输门126b或126c传送的互补信号来驱动输出端子DQ6。
在该数据输出电路126中，也在各全局数据线上传送互补数据信号，但是在图36中为了简化画面，示出由互补信号线对构成的总线。
多位测试指示信号MBT16在×16位结构时被激活，而多位测试指示信号MBT32在×32位结构时被激活。
压缩电路126a具有与压缩电路122a同样的结构，在多位测试模式时，在×32位结构时，根据全局数据线DB0及/DB0的互补信号来生成压缩信号，而且根据全局数据线DB7及/DB7的互补信号来生成压缩信号，根据这些压缩信号的逻辑来生成表示全局数据线DB0及DB7数据的逻辑电平一致/不一致的互补信号。该压缩电路126a在×16位结构中，调整全局数据线DB6及/DB6的互补信号的逻辑电平来生成互补信号。通过该逻辑电平的调整，在×16位结构时，在存在故障存储单元时从输出电路输出L电平的信号，而且在正常状态时从输出电路输出H电平的信号。
该压缩电路126a的结构如下即可在×16位结构时，根据全局数据线DB6及/DB6的信号来进行逻辑电平的调整，而在×32位结构时，根据全局数据线DB0及/DB0的信号和全局数据线DB7及/DB7的信号来进行压缩操作。
例如，在多位测试指示信号MBT32激活时，根据全局数据线DB0及/DB0的信号来生成输出信号的第1“与非”门、根据多位测试指示信号MBT32并根据全局数据线DB7及/DB7的信号来生成输出信号的第2“与非”门、以及接受这些第1及第2“与非”门的输出信号的第3“与非”门进行全局数据线DB7及/DB7的数据的收缩，在×32位结构时，根据第3“与非”门的输出信号和其反转信号来驱动输出电路126d。
在×16位结构时，根据多位测试指示信号MBT16的激活而被使能的第4“与非”门和将该第4“与非”门的输出信号反转的“非”门调整全局数据线DB6及/DB6的信号的逻辑电平，根据该“非”门的输出信号和其反转信号来驱动输出电路。如果在该结构中配置接受第3“与非”门的输出信号和“非”门的输出信号的“或”电路，则能够共享驱动输出电路126的部分的路径。根据该“或”电路的输出信号和其反转信号，来驱动输出电路126d。该结构只是一例，也可以使用其他结构。
在×16位结构中，根据全局数据线DB6及/DB6的信号，在存在故障存储单元时，在上述示例性的结构中，第4“与非”门的输出信号变为L电平，“非”门的输出信号变为H电平。另一方面，在正常状态时，第4“与非”门的输出信号变为H电平，“非”门的输出信号变为L电平。通过根据该信号来驱动输出电路126d，在存在故障存储单元时，输出电路126d的输出信号变为L电平，而在正常状态时，向输出端子DQ6输出H电平的信号。因此，通过在外部观察输出电路126d的信号的逻辑电平，在×16位结构时，能够根据全局数据线DB6及/DB6上传递的信号来识别存储单元有无故障。
在×32位结构时，在正常状态下，在上述示例性的结构中，第1及第2“与非”门的输出信号都变为H电平，第3“与非”门的输出信号变为L电平。根据该第3“与非”门的输出信号和其反转信号来驱动输出电路126d，所以数据端子的信号变为H电平。另一方面，在与全局数据线DB0、/DB0、DB7、及/DB7关联的存储单元中存在故障存储单元的情况下，第1及第2“与非”门中的至少一个的输出信号变为L电平，第3“与非”门的输出信号变为H电平。因此，输出电路126d输出的信号变为L电平，能够识别故障存储单元的存在。
图37是图36所示的输出电路122d的结构的一例的示意图。在该图37中，还一并示出来自压缩电路122a的信号传送路径。门GT5的输出信号和全局数据线DB2的信号之一、以及门GT3的输出信号和全局数据线/DB2上传送的信号之一经输出放大器122f被传递到输出电路122d。该输出放大器122f放大向输出电路122d传送的内部数据信号。
输出电路122d包含“与非”门122da，接受输出允许信号OEM和经输出放大器122f传送的“或非”门GT5的输出信号或全局数据线DB2的信号；“与非”门122db，接受输出允许信号OEM和经输出放大器122f传送的“与非”门GT3的输出信号或全局数据线/DB2的信号；“非”门122dc，将“与非”门122db的输出信号反转；P沟道MOS晶体管122de，根据“与非”门122da的输出信号将输出节点122dg驱动到电源电压电平；以及N沟道MOS晶体管122df，根据“非”门122dc的输出信号将输出节点122dg驱动到接地电压电平。
在输出允许信号OEM为L电平时，MOS晶体管122de及122df都为截止状态，输出电路122d处于输出高阻抗状态。在输出允许信号OEM变为H电平时，这些“与非”门122da及122db作为“非”门来操作。
现在，考虑待收缩的存储单元都正常的情况。在此状态下，“或非”门GT5的输出信号变为H电平，“与非”门GT3的输出信号变为L电平，相应地，“与非”门122da及122db的输出信号分别变为L电平及H电平。因此，MOS晶体管122de变为导通状态，MOS晶体管122df变为截止状态，H电平的信号被输出到数据端子DQ2。这里，输出放大器122f只是进行内部信号的放大，而不进行逻辑电平的变换。
另一方面，在待收缩的存储单元中存在故障的情况下，在全局数据线DB2及DB6上，这些全局数据线的互补数据线对的信号电压电平都变为H电平。在此状态下，“或非”门GT5的输出信号变为L电平，“与非”门GT3的输出信号变为H电平。因此，在此状态下，“与非”门122da的输出信号变为H电平，并且“与非”门122db的输出信号变为L电平，“非”门122dc的输出信号变为H电平，MOS晶体管122de变为截止状态，并且MOS晶体管122df变为导通状态。即，在存在故障存储单元的情况下，该输出节点122dg被驱动到H电平。
在正常的数据读出时，根据全局数据线DB2及/DB2的信号，“与非”门122da及122db在输出允许信号OEM被激活时生成互补信号，“非”门122dc将“与非”门122dc的输出信号反转并向MOS晶体管122de及122df的栅极提供相同的逻辑电平的信号，这些MOS晶体管122de及122df中的一个变为导通状态，另一个变为截止状态，按照内部读出数据，输出节点122dg被驱动到对应的电压电平。
在该图37所示的输出电路122d中，通常按照输出电源电压的电压电平，来使用电平变换电路等结构。然而，在该图37中，只示出输出电路122d的功能性结构，该输出电路122d的详细结构是任意的。此外，输出电路126d也具有与输出电路122d同样的结构。
图38是前置放大器/写驱动电路PAWD2、PAWD3、PAWDX2、及PAWDX3的总线连接示意图。在图38中，在前置放大器/写驱动电路PAWD2中，缓冲电路BF20将来自前置放大器/写驱动电路PAWDX2的4位数据收缩为1位数据，输出到全局数据线DB15。此外，缓冲电路BF21将来自主数据线MIO10-MIO13的4位数据收缩为1位数据，输出到全局数据线DB13。
在前置放大器/写驱动电路PAWD3中，缓冲电路BF32将来自主数据线MIO14-MIO17的4位数据收缩为1位数据，传递到全局数据线DB9。缓冲电路BF33将来自前置放大器/写驱动电路PAWDX3的主数据线MIOX14-MIOX17的4位数据收缩为1位数据，传递到全局数据线DB8。
对应于全局数据线DB13来配置数据输出电路133，而对应于全局数据线DB9来配置数据输出电路139。数据输出电路133被耦合到数据端子DQ13上，而数据输出电路139被耦合到数据端子DQ9上。
在该图38所示的配置中，在×16位结构及正常模式时，数据输出电路133及139根据全局数据线DB13及DB9上的信号来驱动数据端子DB13及DB9。
另一方面，在×32位结构中的多位测试模式时，数据输出电路133就全局数据线DB13及DB9上的数据收缩为1位数据并输出到数据端子DQ13。数据输出电路139在该×32位结构中的多位测试模式时，将全局数据线DB15及DB8上出现的数据收缩为1位数据，传递到数据端子DQ9。
因此，主数据线MIO10-17的8位数据被收缩为1位数据，并且主数据线MIOX10-MIOX17的8位数据被收缩为1位数据并被输出到数据端子DQ9。
图39是图38所示的数据输出电路133及139的结构的一例的示意图。在图39中，数据输出电路133包含压缩电路133a，接受全局数据线DB9、/DB9的信号和全局数据线DB13、/DB13上的信号，在多位测试模式时进行压缩操作或逻辑电平的调整；传输门133b，根据多位测试读出指示信号MBTD，选择性地传递压缩电路133a的输出信号；传输门133c，响应正常读出指示信号ROD来选择性地导通，在导通时，传递全局数据线DB13、/DB13上的信号；以及输出电路133d，根据输出允许信号OEM对来自传输门133b或133c的信号进行缓冲处理并输出到数据端子DQ13。
压缩电路133a具有与图36所示的压缩电路122a同样的结构，在×32位结构中，收缩全局数据线DB9、/DB9、DB13及/DB13的信号，输出表示收缩结果的信号，而在×16位结构时，压缩电路133a进行全局数据线DB13及/DB13的信号的逻辑电平的调整并输出。
数据输出电路139包含压缩电路139a，接受全局数据线DB13及/DB13的信号和全局数据线DB15、/DB15、DB8及/DB8上的信号，在多位测试模式时，进行规定的压缩操作；传输门139b，根据多位读出指示信号MBTD来传递压缩电路139a的输出信号；传输门139c，根据正常读出指示信号ROD来传递全局数据线DB9上的信号；以及输出电路，根据输出允许信号OEM被激活，在激活时，对从传输门139b或139c提供的信号进行缓冲处理并输出到数据端子DQ9。
压缩电路139a具有与图36所示的压缩电路126a同样的结构，在×16位结构时，根据全局数据线DB9及/DB9的信号，来生成表示收缩结果的信号，而在×32位结构时，进一步收缩全局数据线DB8、/DB8、DB15及/DB15上传递的收缩结果信号，来生成表示最终收缩结果的信号。
这些压缩电路133a及139a的收缩操作与图36所示的压缩电路122a及126a的收缩处理操作分别相同，省略其详细说明。
此外，向这些压缩电路133a及139a提供用于变更多位测试时的信号处理内容的多位测试指示信号MBT、MBT32及MBT16，但是在图39中未示出。它们按照数据的位结构被设定为规定的逻辑电平，被设定与位宽相应的处理内容。
如该图39所示，数据输出电路133在×16位结构时，在多位测试模式时，根据全局数据线DB13、/DB13上的信号来驱动数据端子DQ13。另一方面，在×32位结构时，在多位测试模式时，数据输出电路133根据全局数据线DB9、/DB9、DB13及/DB13上的信号，来驱动数据端子DQ13。因此，在×32位结构时的多位测试时，向数据端子DQ13输出主数据线MIO10-17上的8位数据的收缩数据。
在数据输出电路139中，在×16位结构的多位测试模式时，全局数据线DB9及/DB9上的信号由压缩电路139a进行逻辑电平的调整，其处理结果由输出电路139d进行缓冲处理，被传递到数据端子DQ9。
另一方面，在×32位结构时，数据输出电路139在压缩电路139a中对全局数据线DB8、/DB8、DB15及/DB15上的信号进行收缩处理，根据其处理结果用输出电路139来驱动数据端子DQ9。因此，在该×32位结构时，主数据线MIOX10-17上的8位数据被收缩为1位数据并被输出到数据端子DQ9。
输出电路136d及139d的结构与图37所示的输出电路122d的结构相同。因此，在多位测试时，在存在故障存储单元的情况下，向对应的输出端子输出L电平的信号，而在不存在故障存储单元的情况下输出L电平的信号。
图40是本发明的收缩操作的变更例的收缩数据的路径示意图。在图40中，全局数据线DB2被耦合到缓冲电路BF01上，而全局数据线DB6被耦合到缓冲电路BF12上。缓冲电路BF21被耦合到全局数据线DB13上，而缓冲电路BF32被耦合到全局数据线DB9上。
在×32位结构中，在写入测试数据时，前置放大器/写驱动电路PAWDX根据全局数据线DB2上的数据，来生成4位数据并传递到主数据线MIOX0-MIOX3。前置放大器/写驱动电路PAWDX1扩展主数据线DB6上的数据来生成4位数据，传递到主数据线MIOX4-MIOX7。
前置放大器/写驱动电路PAWDX2扩展全局数据线DB13上的1位数据来生成4位数据并传递到主数据线MIOX10-MIOX13。前置放大器/写驱动电路PAWDX3将全局数据线DB9上的数据扩展为4位数据，传递到主数据线MIOX14-MIOX17。
在收缩操作时，缓冲电路BF01将来自主数据线MIO0-MIO3的(经对应的前置放大器提供的)4位数据及从前置放大器/写驱动电路PAWDX0提供的4位数据收缩为1位数据，输出到全局数据线DB2。缓冲电路BF21收缩来自主数据线MIO4-MIO7的4位数据及来自前置放大器/写驱动电路PAWDX1的4位数据，传递到全局数据线DB6。
缓冲电路BF21收缩来自主数据线MIO11-MIO13的4位数据和来自前置放大器/写驱动电路PAWDX2的4位数据来生成1位数据，传递到全局数据线DB13。
缓冲电路BF32收缩从主数据线MIO14-MIO17经前置放大器提供的4位数据和来自前置放大器/写驱动电路PAWDX3的4位数据，将该收缩结果传递到全局数据线DB9。
在该图40所示的结构中，缓冲电路BF01-BF32在×32位结构中，将8位数据收缩为1位数据，分别将收缩结构传递到全局数据线对DB2、DB6、DB13及DB9。因此，在该图40所示的结构的情况下，在收缩操作时，无需按照数据位宽来切换全局数据线和数据端子的对应关系，能够容易地在×16位结构及×32位结构中，进行4位收缩及8位收缩，向相同的数据端子输出收缩结果。因此，作为数据输出电路的结构，能够将图36及图39所示的输出电路用作数据输出电路，简化了数据输出电路的结构。
图41是图40所示的缓冲电路BF01、BF12、BF21、及BF32的结构示例图。在图41中，这些缓冲电路具有同一结构，所以总称性地示出缓冲电路BF。
图41所示的缓冲电路BF与图33所示的缓冲电路BF的结构有以下不同点。在压缩电路4a中，在节点ND21a和接地节点之间，还并联连接有分别用栅极接受待收缩的来自前置放大器(被包含在前置放大器/写驱动电路PAWDX中)的读出数据位PD<4>-PD<7>的N沟道MOS晶体管TRA4-TRA7。此外，在压缩电路4b中，在节点ND21b和接地节点之间，并联连接有分别用栅极接受来自对应的前置放大器的互补的内部读出信号/PD<4>-/PD<7>的N信道MOS晶体管TRB4-TRB7。该图41所示的缓冲电路BF的其他结构与图33所示的缓冲电路BF的结构相同，对对应的部分附以同一标号，省略详细说明。
向MOS晶体管TRA4-TRA7及TRB4-TRB7的栅极传送来自对应的为32位结构专用而配置的前置放大器/写驱动电路的内部读出数据。因此，分别在该压缩电路4a及4b中，8位的信号被压缩为1位的信号，传递到全局数据线DBk及/DBk。存储单元的有无故障检测操作与4位收缩操作时相同。
在节点ND21a及ND21b上分别并联连接有8个晶体管。然而，在数据读出时，节点ND21a及节点ND21b分别经MOS晶体管103a及103b被连接到节点ND20a及ND20b上，所以节点ND20a及ND20b各自的寄生电容�。芄豢焖俚馗菽诓慷脸鍪堇辞诘鉔D20a及ND20b。
在×16位结构时，为32位专用而配置的前置放大器/写驱动电路PAWDX被维持在去活状态，内部读出数据为L电平。因此，在压缩电路4a中，MOS晶体管TRA4-TRA7都处于截止状态，并且在压缩电路4b中，MOS晶体管TRB4-TRB7都处于截止状态。
因此，在压缩电路4a及4b中，即使结构为并联接受来自对应的为32位专用而配置的前置放大器/写驱动电路的4位数据，也对×16位结构时的4位收缩操作没有任何不好的影响。
也可以将来自这些32位专用的前置放大器/写驱动电路的内部读出数据位PD<74>及/PD<74>的各位分别和数据位宽指示信号MOD32取“与”所得的信号提供给MOS晶体管TRA7-TRA4及TRB7-TRB4的栅极。
此外，在图40及图41所示的结构中，在对主数据线MIO0-MIO3和主数据线MIOX0-MIOX3分别进行4位收缩后，数据输出电路也可以进一步进行将2位收缩为1位的操作。在其他主数据线MIO4-MIO7及MIOX4-MIOX7的组、主数据线MIO10-MIO13及MIOX10-MIOX13的组、以及MIO14-MIO17及MIOX14-MIOX17的组中分别也同样。
此外，在×32位结构中，在将写入数据反转的情况下，反转数据被传送到共用的行块。因此，如图40所示，在根据1个数据来生成8位数据时需要将整个8位数据的位值反转。因此，在收缩操作时，反转的8位数据被传送到缓冲电路BF，或者未反转的8位数据被传送到缓冲电路BF。因此，即使在图41所示的缓冲电路中将8位数据一度收缩为1位数据，也能够正确地判定存储单元有无故障。
在图40所示的结构中，写驱动器的结构可以利用与图22所示的结构同样的结构。在位值的反转以8位为单位来进行的情况下，前置放大器/写驱动电路PWAD及PWADX只是各自具有4位的写驱动器，通过利用图22所示的结构，在测试时接受同一测试数据的写驱动器中进行位反转，能够生成8位的反转数据。
在上述说明中，说明了数据位宽在×16位及×32位之间切换的结构。然而，该数据位宽不限于该16位及32位，也可以是其他数据位宽。
此外，在上述结构中，数据端子对输出数据及输入数据共同配置。然而，数据端子也可以分别配置输出数据端子和输入数据端子。
如上所述，根据本发明，通过配置第1及第2数据位宽通用的第1主数据线、以及第2数据位宽专用的第2主数据线，能够容易地进行数据位宽的变更。此外，通过为第2数据位宽专用而配置第2主数据线，能够在多位测试模式时，容易地进行收缩操作，而不变更待收缩的主数据线的组，并且通过组合第1主数据线的收缩结果及第2主数据线的收缩结果，能够向同一数据端子输出这些收缩结果。
权利要求
1.一种半导体存储器，其数据位宽可择一地设定为第1位宽和比上述第1位宽大的第2位宽，包括第1位宽的第1数据端子，在上述第1位宽的模式时及上述第2位宽的模式时都被使用；及上述第1位宽的第1主数据线，对应于上述第1数据端子来配置；上述第1主数据线和上述第1数据端子的对应关系在上述第1位宽的模式时及上述第2位宽的模式时相同；还包括第2数据端子，在上述第1位宽的模式时不使用；上述第2数据端子具有与上述第1位宽和上述第2位宽之差相等的位宽；还包括第2主数据线，对应于上述第2数据端子来配置，而且位宽与上述第2数据端子相等。
2.如权利要求1所述的半导体存储器，还包括收缩电路，在测试模式时，在上述第1位宽的模式时，将上述第1主数据线的数据收缩为规定数目的位，从上述第1数据端子的预定的上述规定数目的数据端子分别输出收缩数据位，而且在上述第2位宽的模式时，将上述第1及第2主数据线的数据收缩为上述规定数目的位，从上述预定的规定数目的上述第1数据端子输出。
3.如权利要求2所述的半导体存储器，其中，上述半导体存储器还包括上述第2位宽的全局数据线，对应于上述第1及第2主数据线来配置，而且分别对应于上述第1及第2端子来配置；上述收缩电路包括多个第1压缩电路，分别在上述第1及第2位宽的模式时，对应于上述第1主数据线的预定的数目来配置，在激活时，将对应的主数据线的数据压缩为1位数据，向预定的全局数据线输出该压缩数据；以及多个第2压缩电路，各自对应于上述第2主数据线的上述预定的数目来配置，在激活时，压缩对应的第2主数据线的数据并向预先分配的全局数据线输出该压缩数据；上述第1及第2压缩电路向互不相同的全局数据线输出对应的压缩数据；包括第3压缩电路，各自对应于耦合到上述全局数据线的上述第1及第2压缩电路上的全局数据线的规定的全局数据线来配置，在上述第2位宽的模式时，进一步压缩上述第1及第2压缩电路的输出数据，输出到预定的数据端子；上述预定的数据端子是在上述第1及第2位宽的模式中都使用的数据端子。
4.如权利要求2所述的半导体存储器，其中，在上述测试模式时，上述收缩电路在上述第2位宽的模式时收缩上述第1主数据线和上述第2主数据线各自的对应的数据线的数据。
5.如权利要求2所述的半导体存储器，其中，上述收缩电路包括在上述第2位宽的模式中的测试时，第1压缩电路，用于压缩上述第1主数据线的数据；第2压缩电路，用于压缩上述第2主数据线的数据；以及第3压缩电路，进一步压缩上述第1及第2压缩电路的对应的压缩电路的输出数据，向上述预定的规定数目的第1数据端子输出表示该压缩结果的数据；在上述第1位宽的模式时，向上述规定数目的第1数据端子分别输出上述第1压缩电路的压缩结果。
6.如权利要求5所述的半导体存储器，其中，上述第1压缩电路包括多个第1子压缩电路，各自对应于上述第1主数据线的规定数目的主数据线来配置，而且将对应的第1主数据线的数据压缩为1位数据；上述第2压缩电路包括多个第2子压缩电路，各自对应于上述第2主数据线的规定数目的第2主数据线来配置，而且将对应的第2主数据线的数据压缩为1位数据；上述第3压缩电路包括多个第3子压缩电路，各自对应于上述第1及第2子压缩电路的预定的组来配置，在上述第2位宽的模式时，各自将对应的组的第1及第2子压缩电路的输出数据压缩为1位数据，分别向上述预定的规定数目的第1数据端子输出表示该压缩结果的数据。
7.如权利要求1所述的半导体存储器，还包括写入电路，在测试模式时，在上述第2位宽的模式时，将来自外部的测试数据位反转并传送到上述第1及第2主数据线的规定的数据线。
8.如权利要求2所述的半导体存储器，其中，上述收缩电路包括多个数据压缩电路，各自对应于上述第1及第2主数据线的预定数目的主数据线来配置，收缩对应的主数据线的数据并输出；上述数据压缩电路各自包含多个读出晶体管，被并联连接在第1节点和供给规定的电压的基准电压节点之间，分别根据对应的主数据线的数据来选择性地导通；以及驱动晶体管，响应操作模式指示信号和指示上述测试模式的测试模式指示信号，根据上述第1节点的电压来驱动第2节点；在上述第2节点上生成表示压缩结果的数据。
9.如权利要求1所述的半导体存储器，其中，上述半导体存储器还具有多个存储块，各自具有排列为矩阵状的多个存储单元；以及多个局部数据线，对应于上述多个存储块来配置；平均对每1个存储块配置上述第1位宽和上述第2位宽的公约数根上述多个局部数据线；还包括IO选择电路，根据指定上述存储块的存储块选择信号和设定位宽，来选择性地连接对被选存储块而配置的局部数据线和上述第1及第2主数据线。
10.如权利要求9所述的半导体存储器，其中，上述局部数据线在相邻存储块中被共享；上述IO选择电路包括变更电路，对上述多个存储块的规定的存储块来配置，在上述位宽被设定为上述第2位宽的模式时，根据上述块选信号来变更对应的局部数据线和上述主数据线的连接。
11.如权利要求10所述的半导体存储器，其中，上述变更电路包含切换电路，在选择上述规定的存储块的第1存储块时，将上述对应的局部数据线耦合到上述第1主数据线的对应的第1主数据线上，而且在选择上述规定的存储块的第2存储块时，将上述对应的局部数据线耦合到上述第2主数据线的对应的第2主数据线上。
12.如权利要求9所述的半导体存储器，其中，IO选择电路包括下述电路对应于上述多个存储块的规定的存储块来配置，在上述第1位宽的模式及上述第2位宽的模式时，在选择对应的存储块时，都将对应的局部数据线耦合到上述第1主数据线的预定的相同的主数据线上。
全文摘要
在数据位宽不同的情况下，也容易在多位测试模式中进行测试并就收缩结果输出到相同的数据端子。对存储阵列，配置对第1及第2数据位宽通用的主数据总线(1)、以及只在第2数据位宽中使用的主数据总线(2)。按照数据位宽来切换存储块(UB1，LB1)和主数据线的连接，将各主数据总线分别耦合到写入/该出电路(3a，3b)上，通过以规定数目的位为单位用扩展/收缩电路(4)来进行扩展/收缩操作，能够用同一结构来进行收缩操作，而不依赖于数据位宽，将该收缩结果输出到同一数据端子(DQ2，DQ6，DQ9及DQ13)。
文档编号G01R31/28GK1416133SQ0212826
公开日2003年5月7日 申请日期2002年8月7日 优先权日2001年10月29日
发明者松本淳子, 山内忠昭, 冈本武郎 申请人:三菱电机株式会社
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