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专利名称：具有改善的信号纯度的高分辨率合成器的制作方法
技术领域：
本发明一般涉及信号发生，更特别地涉及发生具有高纯度的周期信号。
背景技术：
直接数字合成(“DDS”)是一种用于发生希望控制一个或多个信号属性的周期信号的技术。可通过DDS控制周期和波形来发生模拟信号。
图1显示了传统DDS结构，DDS100用于发生正弦波，该正弦波然后转换为双值时钟(two-valued clock)。DDS100接收累加器时钟CLKACC和表示相位增量的数字输入信号ФInc。DDS输出模拟信号FOUT。可通过改变CLKACC的频率及/或改变相位增量ФInc来设定FOUT的频率。
工作时，累加器110在每一个CLKACC循环产生新输出值ФAcc。为了产生新值，累加器110将ФInc加到它当前内容上。图2显示了累加器的方框图，这在本技术领域中是已知的。
累加器110的值用作正弦单元112的控制输入。正弦单元112将每个相位值ФAcc转换成相应的振幅值。在图示中，DDS信号发生器产生正弦波。因此，振幅被通过函数sin(ФAcc)与值ФAcc相关。正弦单元112可采用数学引擎(math engine)来发生所需要的输出，该数学引擎是被配置成产生与输入信号有特定数学关系的输出信号的电路。可供选择的，可通过预计算每一个控制输入值所需要的输出值来实现正弦单元。然后将这些预计算的输出值存储在控制输入寻址的存储单元的存储器中。操作中，控制输入作为存储器地址，以致对于每一个作为输入的ФAcc从存储器中读取所需要的sin(ФAcc)的输出值。这种查询表如图3中所示。
正弦单元112的输出是周期性的。得到周期性是因为累加器110的溢出。对于CLKACC的每一个循环，存储在累加器110中的值增大(或如果采用ФInc的负值则减小)。最终，累加器110的值溢出(或如果采用ФInc的负值则下溢)。选择累加器的满刻度值为对应2π弧度的相位。如果加入ФInc会导致ФAcc的值超过2π弧度，超过量为x，溢出后，累加器仅存储值x。因此，累加器的溢出具有与开始周期波形的新循环相同的作用，适当的相位关系保留在一个循环的末尾和下一循环的初始之间。
可通过改变累加器110溢出所花的时间来控制波形Fout的一个循环的持续时间。这个时间可通过改变时钟CLKACC的频率来控制。这个时间也可通过改变ФInc的值来控制。
然后将表示sin(ФAcc)的数字值馈送到数模转换器上，如DAC114，它将这些数字值转换成量化的模拟信号。通常，数模转换器的输出连接一个滤波器，以平滑量化的信号。如果需要正弦波，滤波器很可能是带通滤波器，因为带通滤波器将增强信号的“频谱纯度”，其中在带通滤波器的通带内包含了希望得到的正弦波频率。
如果希望得到数字信号，如时钟，可将模拟信号馈送到比较器118上，使信号变成方形。因此，DDS信号发生器提供了发生可控频率时钟的方便机制。如果DDS信号发生器用于发生时钟，则频谱纯度也非常重要。在信号Fout中频谱纯度不够，这在数字时钟上出现“抖动(jitter)”。对于需要时钟的精确测量应用来说，低抖动是很重要的。因此，我们非常希望提供一种含有高频谱纯度的DDS信号发生器。
希望得到可变频率但抖动低的时钟的一个应用是自动测试装置。图8以极为简化的形式显示了这种类型的自动测试系统800的方框图，它可用于测试半导体芯片。这种系统的一个例子就是美国马萨诸塞洲波士顿的Teradyne公司出售的TigerTM测试系统。
这种测试系统包含控制测试系统800的工作站810。工作站810运行测试程序，其设置测试体812内的硬件并读取测试结果。工作站也给操作人员提供了一个接口，以便操作人员可提供命令或数据，用于测试特定类型的半导体器件。例如，运行在工作站810上的程序可通过改变测试体812内保存ФInc值的寄存器的值来改变测试系统内的时钟频率。
为了充分测试许多类型的器件，必须发生和测量模拟和数字测试信号。测试体812内部为数字“管脚(pin)”820和模拟装置818。两者都连接到测试器件850上。数字管脚是发生或测量数字信号或DC电压和电流的电路。相反，模拟装置发生和测量模拟信号。
图形发生器816给数字管脚820和模拟装置818提供了控制输入。这些控制输入定义了应该发生或测量测试信号的值和时间。为了确保精确测试，数字管脚和模拟装置的动作通常必须同步。定时发生器814提供了定时信号，它使测试体812内各种元件的操作同步。
自动测试装置做成可编程，以便它能测试许多不同类型的器件。我们通常希望能够在自动测试装置内发生抖动非常低的可编程频率的数字时钟。这种应用的一个例子被称为任意波形发生器(AWG)。AWG822用可控频率时钟来形成可被编程为几乎任意形状的波形。在已有技术中，DDS信号发生器100用作AWG的时钟。如果提供给AWG的时钟抖动较少，所发生的波形将较精确。
自动测试装置有时也包含称作数字转换器(digitizer)的模拟装置。数字转换器823也依赖于时钟，它优选可编程。如果给数字转换器823提供了较少抖动的时钟，它也可做得更精确。
更普遍的，有许多应用希望得到高频谱纯度的正弦波形用于测试诸如半导体芯片的器件。因此，我们希望给自动测试装置提供改进的合成器电路，以发生具有改善的频谱纯度的信号。
我们已经认识到，DAC极大影响了DDS所产生的信号的整体频谱纯度。我们也认识到，频谱纯度极大取决于DAC工作的采样速率。特别的，由信噪比(SNR)和伪自由动态范围(SFDR)引起的不纯度随着DAC采样速率近似线性地减小。我们已经认识到在尽可能高的采样速率下操作DDS的DAC的好处。但是，虽然可以获得具有更快采样速率的DAC，但获得能发生数据流进入到DAC的电路仍存在限制。为了得到高频谱纯度而操作DDS信号发生器所需要的电路通常不能得到或不实在太贵，消耗太多功率，占用太大空间或有其它不令人满意的方面。

发明内容
了解上述背景，本发明的目的是提供一种改进的DDS信号发生器。
上述及其它目的可通过具有高采样速率DAC的DDS信号发生器来实现，高采样速率DAC由交织多个数据流的电路馈送。在优选实施例中，数据流用相对便宜的电路发生。
在一个方面中，DDS信号发生器发生正弦波。在优选实施例中，这个正弦波用于产生低抖动数字时钟。
在另一方面中，DDS信号用于发生可变频率的低抖动数字时钟。那个时钟用在自动测试系统内，作为任意波形发生器的时钟。


结合附图，参考下面详细说明，上述及其它目的将更好理解，在附图中图1是已有技术的用于发生数字时钟的DDS信号发生器的方框图；图2是已有技术累加器的方框图；图3是已有技术查询表的方框图；图4是用于发生数字时钟的DDS信号发生器的方框图；图5是用在图4的DDS信号发生器中的插补(fill-in)单元的方框图；图6是用于发生数字时钟的DDS信号发生器的替换实施例的方框图；图7是用在图6的DDS信号发生器中的累加器组的方框图；图8是已有技术测试系统的方框图，它可通过图4或图6的DDS信号发生器之一来改进。
具体实施例方式
本发明不仅限于应用在下面说明中所阐述的或图例所示的结构和元件配置的细节。本发明可有其它的具体实施例，且可以各种方式实现。此外，这里采用的用词和术语是为了描述说明起见且不应被认为是限制。“包括”“包含”或“具有”、“含有”、“涉及”及其各种变型都意味着包含列于其后的项目和等同物及其额外的项目。
图4显示了用于发生低抖动数字时钟的合成器400。合成器400用作直接数字合成的改进形式。
在已有技术中，合成器400用时钟CLKACC作为时钟。寄存器402存储ФInc的值。对于时钟CLKACC的每一个循环，存储在累加器410内的值增加了，增加值为存储在寄存器402内ФInc的值。
累加器410的值被馈送到累加器插补(fill-in)单元420。累加器插补单元在图5中显示得更详细。对于每一个ФAcc的新值，累加器插补单元420产生N个新相位值，Ф0...ФN-1。这N个相位值表示累加器410的值和另一值之间的值，其中所述另一值是这样的值下一次累加器410以CLKACC为时钟，累加器410递增时，将在累加器410中的值。
如图5中所示，值Ф0...ФN-1由加法器组形成，它们显示为510、512、514和516。每一个加法器的一个输入是存储在累加器410的值。
每一个加法器的第二个输入是基于存储在寄存器402内的相位增量ФInc的值。ФInc的值的不同分数被输入到每个加法器。如图5中所示，加法器按0...(N-1)排序。输入到每个加法器的ФInc的分数是基于加法器在这个排序中的位置的。第一个加法器接收(0/N)×ФInc。下一个加法器接收(1/N)×ФInc。这个模式按这种方式继续，排序中的最后一个加法器接收(N-1/N)×ФInc的输入。
因此，对于CLKACC的每一个循环，累加器插补单元输出N个线性增加的相位值。信号Ф0...ФN-1提供给正弦组412。
正弦组412可用一组正弦单元112实现。正弦组412中的每个正弦单元接收信号Ф0...ФN-1中的一个作为相位控制输入。正弦组412内的每个正弦单元输出表示正弦波上的一个点的数字值。正弦波上的特定点由应用于该特定正弦单元的相位输入来控制。
第一控制输入Ф0表示如应用于已有技术DDS电路中的正弦单元的控制输入。因此，第一正弦单元的输出为如已有技术DDS电路中的正弦波的值。后续输入Ф1...ФN-1中的每一个表示相对于Ф0偏移的相位。因此，正弦组412内的每一个后续正弦单元的输出表示相对于正弦组中的前面正弦单元所产生的值而在时间上偏移的正弦波的值。
正弦组412内的每个正弦单元的输出被馈送到选择器422的可转换输入之一。有时称作“复用器”的选择器422根据控制输入的值，将可转换输入之一与其输出连接。
选择器422的控制输入由计数器426提供。优选的，计数器426为至少从0计数到(N-1)的计数器。对于CLKACC的每一个循环，计数器426或者溢出到0或者复位到0。
计数器426由倍频器424定时。倍频器从CLKACC接收一个输入。倍频器424的输出是更高的频率时钟，它的频率是时钟CLKACC频率的N倍。这样，对于时钟CLKACC的每一个循环，N个后续值通过选择器422来定时。
累加器插补单元和正弦组412可看作是每个CLKACC循环中可得到的正弦波的样值数乘以N。为了允许电路工作在相对低的速度，这些样值并行发生。倍频器424、计数器426和选择器422将这些正弦波的并行样值转换为表示一个正弦波的数字值流。但是，数字值流的采样速率通过因子N而增大了。
这个数字值流用作数模转换器(DAC)414的输入。DAC414类似于用在已有技术DDS电路中的DAC。但是，它需要具有更高的采样速率，以处理来自选择器422的更高的数据速率。通过给DAC提供具有更高的采样速率的数据流，DAC414的输出比已有技术DDS电路发生的信号具有更高频谱纯度。
DAC414的输出如图4中的具体实施例所示，与带通滤波器416连接。这种滤波器可进一步增大DAC414发生的信号的频谱纯度。但是，带通滤波器416不可用于所有的实现中。
带通滤波器416的输出被提供给比较器418。正如已有技术的合成器中，采用如图4中所示的比较器，具有高纯度的正弦波可用于发生具有低抖动的数字时钟。
图6显示了一个替换实施例，其中不同的电路用来发生相位值Ф0...ФN-1。合成器600采用累加器组610来替换累加器410和累加器插补单元420。
如图7中更充分地显示，累加器组610包括N个累加器，其用710、712、714和716简单示出。累加器如710、712、714和716中的每一个接收作为输入的ФInc的值。对于CLKACC的每一个循环，将这个值加到存储在累加器中的当前值上。为了发生表示在相位上错开的值的信号Ф0...ФN-1，每一个累加器初始设置成稍微不同。
例如，累加器710可初始设置成0。累加器712可初始设置成(1/N)×ФInc。累加器714可初始设置成(2/N)×ФInc。这个模式按顺序继续，累加器716初始设置成(N-1)/N×ФInc。
图7显示了每一个累加器包含一条复位线。每次累加器复位时，初始值应该加载到电路上。应该认识到，可以构成含有复位电路的累加器，其中复位电路可计算并加载适当的初始值。这个电路可为每个累加器单元的一部分。可供选择的，在系统中，如自动测试系统800中，在合成器600被激活工作前，如工作站810的计算机控制器可计算所需要的值并将它存储在累加器寄存器中。在电子电路工作之前设置并在累加器寄存器中加载值是电子电路的已知功能。
各种已知技术都可用来构成合成器，如合成器400或600。为了获得高频谱纯度，我们希望DAC414具有高采样速率和相对大的位数。在优选实施例中，DAC414每秒将接收至少2G个值(2×109)。更优选的，DAC414每秒将接收4G个值。在当前预期实现中，采用4.8GHz的DAC。
在当前优选实施例中，输入到DAC414的每一个数字值都有10位。作为一种减小计算舍入(roundoff)影响的方式，发生应用于DAC414的数字值的电路可以发生比变换中采用的DAC414更多的位值。例如，每一个值优选具有至少14位的分辨率。在当前预期实现中，所发生的值具有18位的分辨率。
分频器424、计数器426和选择器422具有以DAC414的采样速率工作的元件。因此，需要相对高频元件来满足这些元件。制造以这个速度工作的电路元件的技术是已知的。例如，用ECL或SiGe工艺制造的电路可工作在所需速度上。在优选实施例中，在用于其它功能的自动测试800中，这些元件将用单个ASIC或ASIC的一部分来实现。例如，这些特性可用包含DAC414的相同集成电路芯片的一部分来实现。
上述结构的一个优点为正弦组412和累加器组610或累加器410和累加器插补单元420不需要工作在与DAC414相同的数据速率上。因此，这些元件及任何其它用CLKACC为时钟的元件可用相对低速电路来实现。在优选实施例中，CLKACC将工作在低于500MHz的频率。在当前优选实施例中，CLKACC将工作在低于200MHz的频率。这些时钟速率对应于N值，该N值至少为32。在当前优选实施例中，N为64。
许多用来实现工作在这个频率范围的电路都是已知的。例如，CMOS广泛用于构成工作在这个范围的电路。CMOS ASIC可用于这些元件。但是，因为设计简单，相对低成本的CMOS栅阵列可用于实现这些元件。而且，CMOS的小尺寸和相对低的功耗允许上述合成器在应用中实际实现，其中这些应用对尺寸、功耗及/或成本很敏感，如自动测试系统。
如上所述，通过形成高速数字值流，合成器发生具有高频谱纯度的信号。这些值表示正弦波的样值并用作DAC的输入。对于每一个低频时钟周期，通过交织多个正弦单元的输出来构成这个数字值流。正弦单元的输出表示正弦波的样值，在交织的数据流中，每个采样具有与正弦波相同的频率。但是，这些正弦波的采样速率较低。其它发生表示正弦波样值并将它们交织的电路的实现是可以的。
因此，已经对本发明的至少一个具体实施例的几个方面进行了描述说明，可以理解，本领域的技术人员很容易想到各种改变、修正和改进。这种改变、修正和改进也是本公开的一部分，而且属于本发明的精神和范围之内。因此，上述说明和附图仅仅是例子的形式。
例如，结合合成器对本发明进行描述，其中合成器发生正弦波，然后正弦波转换成低抖动数字时钟。本发明可发生用于其它应用的正弦波。
此外，结合自动测试装置图例示出了本发明。但是，本发明适用于任何希望得到高频谱纯度的正弦波或低抖动数字时钟的其它领域。
而且，也应该认识到，除了正弦波外，DDS可用于发生其它信号。正弦组412可用存储器或实现除了正弦函数外的其它函数的数学引擎取代。
图4显示了合成器400的每一阶都被定时，允许电路级联(pipeline)。电路也可不必级联。
此外，上面描述说明了DDS电路发生多个数字值流，每个数字值流都表示一个正弦波，它与其它数字值流表示的正弦波偏移了一个恒定相位。通过给正弦组410提供多个相位输入来获得这些数据流，相互间偏移一个均匀量。通过给正弦组中的每个正弦单元提供一个控制输入也可获得相同效果，其中正弦组的每个正弦单元对应的正弦波其相位稍微不同。例如，正弦组412不是接收表示N个不同相位的N个输入，而是正弦组412可以包含N个存储器，每个存储器存储用于具有不同相位的正弦波的值。
另一个例子，请注意，加法器、正弦组内的正弦单元和选择器输入都“排序”。这个排序是一种“逻辑”排序，某种意义上，这种排序用来确定哪一个相位输入连接到哪一正弦单元或哪一个正弦单元连通到选择器输出。这种逻辑排序并不意味着当构造包含该单元的芯片时，需要任何特定物理排序。可采用任何方便的构造技术。此外，可用任何方便的系统建立这种排序。例如，没有必要将选择器422的控制输入0将第一个值按顺序转换到输出。保存希望得到的信号排序的任何编号系统或习惯都可用。
此外，计数器426示出为由倍频器中发生的时钟来定时。任何发生具有已知频率关系的两个时钟的便利方法都可用。例如，可发生较高频率的时钟来供给时钟计数器426，将在分频器中发生的具有较高频率时钟的CLKACC作为输入。此外，虽然是优选的，但没有严格要求这些时钟都发自同一时钟。
此外，我们说明了正弦单元可用查询表或数学引擎实现。也可以将查询表和计算相结合，用于发生每个正弦单元提供的数据流。例如，一个查询表可以仅有29个位置，那意味着存储器仅由9个地址线寻址。但是，累加器410可具有超过9位的分辨率。在这种情况下，累加器的高阶位将用于从一个查询表中选择基值。然后，累加器的低阶位可用于在基值和存储器下一个地址处的值之间进行插值。可采用简单的线性插值，虽然也可构造其它更为复杂的插值形式。
此外，描述说明了DDS合成器用于发生高频谱纯度的正弦波。同样的电路可用于发生比用传统DDS电路更高频率的正弦波。在传统DDS电路中，所发生的正弦波的频率限制为1/2 CLKACC的频率。在所述的具体实施例中，所发生的正弦波的频率限制在N×1/2 CLKACC的频率。
权利要求
1.一种发生周期信号的方法，包括a)提供多个数字值流，每一个数字值流表示所要发生的周期信号的样值；b)将多个数字值流交织，以产生最终数字值流；c)将最终数字值流转换成模拟信号。
2.如权利要求1所述的方法，还包括发生与周期信号的周期成比例的多个相位信号，其中，多个数字值流中的每一个值响应于相位信号中的一个相位信号而提供。
3.如权利要求2所述的方法，还包括通过重复地给相位信号增加一个相位增量来发生每一个相位信号。
4.如权利要求3所述的方法，还包括通过改变相位增量来控制周期信号的周期。
5.如权利要求1所述的方法，还包括处理所述模拟信号，以提供方波信号。
6.如权利要求3所述的方法，还包括使用方波信号作为发生波形的电路的时钟。
7.如权利要求1所述的方法，其中，最终数字值流每秒包含的值超过4G个。
8.如权利要求7所述的方法，其中，多个数字值流中的每一个数字值流每秒包含的值少于500M个。
9.如权利要求7所述的方法，其中，最终数字值流中的每一个数字值具有至少12位的分辨率。
10.如权利要求1所述的方法，其中，多个数字值流包含至少32个数字值流。
11.一种用于产生周期信号的装置，包括a)第一时钟信号和第二时钟信号，其中第二时钟信号的频率为第一时钟信号的倍数；b)多个电路，每个电路都具有控制输入、时钟输入和输出，每个电路在它的输出中产生一个值，表示在其控制输入所确定的时间上的模拟信号的样值；c)选择器电路，具有多个可转换输入，每一个可转换输入连接到多个电路之一的输出，及控制输入，通过第二时钟信号定时，其中，当控制输入通过第二时钟信号定时时，选择器电路将可变换输入中的一个不同的输入连接到选择器的输出；d)数模转换器，具有耦合到选择器电路的输出的数字输入且模拟输出表示模拟信号。
12.如权利要求11所述的装置，其中，第二时钟信号具有的频率为第一时钟信号的频率的至少32倍。
13.如权利要求11所述的装置，其中，多个电路是CMOS电路。
14.如权利要求11所述的装置，其中，多个电路在单个FPGA芯片内实现。
15.如权利要求11所述的装置，还包含连接到模数转换器的输出的滤波器。
16.如权利要求15所述的装置，还包含连接到滤波器的输出的比较器。
17.一种包含波形发生器的自动测试装置，波形发生器具有时钟输入，其中，所述时钟获取自如权利要求16所述的比较器的输出。
18.如权利要求17所述的自动测试装置，其中，第二时钟信号具有至少4GHz的频率。
19.如权利要求11所述的装置，其中，多个电路中的每一个电路包含多个累加器，每个累加器通过第一时钟信号定时。
20.如权利要求19所述的装置，其中，每一个累加器包含耦合到可编程寄存器的输入。
21.如权利要求11所述的装置，其中，多个电路中的每一个电路包含存储器。
22.如权利要求21所述的装置，其中，多个电路中的每一个存储器存储正弦波的样值。
23.一种用于产生输出信号的装置，包括a)第一时钟信号和第二时钟信号，第二时钟信号的频率为第一时钟信号频率的倍数；b)多个累加器，每个累加器包含存储位置和电路，以在第一时钟信号的每一循环中，将预定量加到存储位置中的值上；c)多个存储器，具有地址输入和数据输出，每一个存储器的地址输入连接到累加器之一上，对于第一时钟的每一循环，每一个存储器响应于地址输入的值来产生输出；d)选择器电路，具有多个可转换输入，每一个可转换输入连接到多个电路中的一个电路的输出，及控制输入，通过第二时钟信号定时，其中，当控制输入通过第二时钟信号定时，选择器电路将可转换输入中的一个不同的输入连接到其输出上；及e)数模转换器，具有耦合到选择器电路的输出的数字输入，且模拟输出表示输出信号。
24.如权利要求23所述的装置，还包含连接到数模转换器的输出的滤波器。
25.如权利要求24所述的装置，还包含耦合到数模转换器的输出的比较器，比较器具有用于数字时钟的输出。
26.一种具有任意波形发生器的自动测试系统，任意波形发生器具有时钟输入，其中，时钟输入耦合到如权利要求25所述的数字时钟上。
全文摘要
一种采用DDS信号发生器来产生具有高频谱纯度的信号或低抖动数字时钟的自动测试系统。低抖动时钟具有可变频率，而且可编程位控制其它测试功能，如任意波形的发生。DDS采用高分辨率、高采样速率DAC来发生正弦波，正弦波然后转换成数字时钟。DDS信号发生器的结构允许使用低成本CMOS电路来发生数据流，数据流被馈送给高采样速率的DAC。
文档编号G01R31/28GK1638263SQ20041010454
公开日2005年7月13日 申请日期2004年12月23日 优先权日2003年12月23日
发明者詹森·梅西耶 申请人:泰拉丁公司