亚星游戏官网-www.yaxin868.com

专利名称：电路测试装置的制作方法
技术领域：
本实用新型提供 一 种电路测试装置，尤指 一 种可测量待测 试元件的差动输出的电路测试装置。
背景技术：
随着科技的进步，集成电路(Integrated Circuit, IC )的功 能越来越强大，其重要性也与日遽增。除了单纯处理模拟信号 的IC以及单纯处理数字信号的IC以外，业界还陆续研发出多种 兼具数字信号与模拟信号处理能力的IC,此种IC一般可称为混 合信号IC。而不论是数字信号IC、模拟信号IC或混合信号IC, 为了确保IC出货时的品质，在完成制造过程之后， 一般都会对 每一颗IC执行测试，制造商会依据对IC执行测试的结果，来决 定此颗IC是否合格，并据以判断是否可将此颗IC供应给下游的 厂商。
请参阅图1，图l为一般逻辑测试机测试IC的差动电压输出 值的示意图。如图1所示，以现今常见的IC量产测试方式为例， 一船:使用逻辑测试机(Logic tester) IO来作为待测试元件(例 如IC) 12出厂前的测试工具，而为了测试方便，待测试元件 12通常设置于一待测试元件电路板(DUT board) 14上。当逻 辑测试才几10要测试具有两个输出端N! 、 N 2的4寺测试元件12的差 动电压值的时候，会先产生一测试信号ST给该待测元件12,接 着测量待测试元件12根据该测试信号ST于第 一输出端N,所产生 的第 一 电压输出值Vout+,再量测根据测试信号St于第二输出端 N 2所产生的第二电压输出值Vo u t -，最后由逻辑测试机10进行减 法运算，将第一输出端Ni的第一电压输出值Vout+减去第二输出端N2的第二电压输出值Vout-,如此才能得到待测试元件12的差
动输出^f直，并判定^f寺测试元件12通过(Pass)差动输出值测试 或失败(Fail)。然而，上述的测试方式必须通过逻辑测试才几IO 分别测试第 一 电压输出值Vout+以及第二电压输出值Vout-,会 耗掉冗长的测试时间，而进一步影响IC测试的效率。

实用新型内容
因此，本实用新型的目的之一，在于^是供一种可^是升IC测 试效率的测试架构，以解决现有技术所面临的问题。
本实用新型提供一种电路测试装置，用来测试一待测试元 件。待测试元件包括一第一输出端以及一第二输出端，该第一 输出端以及该第二输出端用以分别产生 一 第 一输出信号以及一 第二输出信号，该电路测试装置用以根据该第一输出信号以及 该第二输出信号，决定该待测试元件的测试结果。
电路测试装置包括一量测�？�(Precision Measure Unit, PMU)、 一处理模块、 一运算�？橐约耙晃⒋�理器。量测模块 耦接于该待测试元件，用以提供一测试信号，并接收根据该测 试信号所产生的 一 信号运算结果。处理�？轳罱佑诟么�测试元 件的该第一输出端以及该第二输出端，用以处理该待测试元件 根据该测试信号所产生的第 一输出信号以及该第二输出信号， 产生 一 第 一处理信号以及一 第二处理信号。运算�？轳罱佑诟� 处理�？椋�用以接收该第一处理信号以及该第二处理信号，并 对该第 一 处理信号以及该第二处理信号进行运算，以产生 一 信 号运算结果。微处理器耦接于该量测�？椋�用以根据该信号运 算结果来决定该待须'J试元件的测试结果。
本实用新型所述的电路测试装置，该处理�？榘�括 一第 一处理单元，耦接于该待测试元件的该第一输出端，用来对该
第 一输出信号进行处理以产生该第一处理信号；以及一第二处 理单元，耦接于该待测试元件的该第二输出端，用来对该第二 输出信号进行处理以产生该第二处理信号。
本实用新型所述的电^各测试装置，该第 一 处理单元以及该 第二处理单元分别对该第 一输出信号以及该第二输出信号进行 一緩沖放大处理，以产生该第一处理信号以及该第二处理信号。
本实用新型所述的电3各测试装置，该第 一 处理单元以及该
第二处理单元分别为一緩冲器(Buffer )。
本实用新型所述的电^^测试装置，该第 一处理单元包括 一第一放大器，该第一放大器包括一第一第一输入端、 一第一 第二输入端以及一第 一输出端，该第 一第 一输入端耦接于该待
测试元件的该第 一输出端，该第 一放大器的第 一输出端耦接于 该第一第二输入端；以及一第一电阻，该第一电阻的一端耦接 于该第 一放大器的该第 一 第 一输入端以及该待测试元件的该第 一输出端之间，该第一电阻的另一端耦接于一接地端。
本实用新型所述的电路测试装置，该第二处理单元包括 一第二放大器，该第二放大器包括一第二第一输入端、 一第二 第二输入端以及一第二输出端，该第二第一输入端耦接于该待
测试元件的该第二输出端，该第二》文大器的该第二输出端耦接 于该第二第二输入端；以及一第二电阻，该第二电阻的一端耦
接于该第二放大器的该第二第 一输入端以及该待测试元件的该 第二输出端之间，该第二电阻的另 一 端耦接于该接地端。
本实用新型所述的电路测试装置，该运算�？槎愿玫� 一 处 理信号以及该第二处理信号进行一减法运算，以产生该信号运
算结果。
本实用新型所述的电路测试装置，该运算模块为 一 减法器。 本实用新型所述的电路测试装置，该运算模块包括 一第三电阻，该第三电阻的一端耦接于该第一处理单元； 一第四电 阻，该第四电阻的一端耦接于该第二处理单元； 一第三放大器， 包括一第三第一输入端、一第三第二输入端以及一第三输出端， 该第三第一输入端耦接于该第三电阻的另一端，用以接收该第 一处理信号，该第三第二输入端耦4妻于该第四电阻的另 一 端， 用以接收该第二处理信号，该第三放大器用以将该第一处理信 号减去该第二处理信号，以产生该信号运算结果； 一第五电阻， 耦接于该第三放大器的该第三第 一输入端以及一接地端之间 以及一 第六电阻，耦4妻于该第三放大器的该第三输出端以及该 第三第二输入端之间。
本实用新型所述的电路测试装置，该信号运算结果为该第 一处理信号减去该第二处理信号的差值。
本实用新型所述的电路测试装置，该电路测试装置为 一逻 辑测试机。
本实用新型所述的电路测试装置，该待测试元件为 一 集成 电路(Integrated Circuit,IC )。
本实用新型所述的电路测试装置，该量测模块以及该微处 理器设置于一逻辑测试机内。
本实用新型所述的电路测试装置，该电路测试装置另包括 一暂存器，耦接于该微处理器，用以储存该测试结果。
本实用新型所述的电路测试装置，该电路测试装置另包括 一显示�？椋�用以显示该待测试元件的测试结果。
本实用新型所述的电路测试装置，可以有效提升晶片测试 的速度，进一步提升测试效率。


图1为 一般逻辑测试机测试IC的差动电压输出值的示意图。
图2为本实用新型的电路测试装置的示意图。
图3为本实用新型的电路测试装置的处理�？橐约霸怂隳� 块的一实施例的示意图。
具体实施方式
请参阅图2，图2为本实用新型的电路测试装置的示意图。 如图2所示，本实用新型的电路测试装置2 0用来测试 一 待测试元 件22,而为了测试方便，待测试元件22通常设置于一待测试元 件电路板(DUT board) 24上，于 一 实施例中待测试元件22为 一集成电路(Integrated Circuit, IC )。待测试元件22包括一第 一输出端Nt以及一第二输出端N2，第 一输出端N一乂及第二输出 端N2用以分别产生 一 第 一输出信号Si以及一 第二输出信号S2。 电路测试装置20用以根据该第 一输出信号S一乂及该第输出信 号S2，决定该待测试元件22的测试结果。
电路测试装置20包括一量测模块32、 一处理�？�34、 一运 算模块36以及一微处理器38。量测模块32耦接于待测试元件22, 用以提供 一 测试信号S t ,并接收根据该测试信号S t所产生的一 信号运算结果R e s u 11 。处理�？�3 4耦接于待测试元件2 2的第一 输出端N i以及第二输出端N 2,用以处理待测试元件2 2根据该测 试信号St所产生的第 一输出信号Si以及第二输出信号S2,产生 一第 一 处理信号SP1以及一 第二处理信号SP2。运算�？�36耦接 于处理�？�34,用以接收第 一处理信号Sm以及第二处理信号
SP2,并对第一处理信号Spi以及第二处理信号Sp2进行运算，以
产生该信号运算结果Result。微处理器38耦接于量测�？�32, 用以根据信号运算结果Result来决定该待测试元件22的测试结果。
其中，处理�？�34包括一第一处理单元341以及一第二处理
单元342。第 一处理单元341耦接于待测试元件22的第 一输出端 N,，用来对第 一输出信号S,进行处理以产生第 一处理信号Sp。 第二处理单元342耦接于待测试元件22的第二输出端N2，用来
对第二输出信号S2进行处理以产生第二处理信号Sp2。其中，第
一处理单元341以及第二处理单元342分别对第 一输出信号S,以
及第二输出信号S2进行一缓沖放大处理，以产生第 一处理信号 Sw以及第二处理信号Sp2。
请参阅图2及图3 ,图3为本实用新型的电路测试装置的处理 �？橐约霸怂隳？榈囊皇凳├�的示意图。如图2及图3所示，第 一处理单元341以及第二处理单元342分别为 一 緩冲器 (Buffer )。第一处理单元341包括一第一放大器41以及一第一 电阻Ri。第一放大器41包括一第一第一输入端Nu、 一第一第二 输入端N^以及一第 一输出端N!3,第一第一输入端Nu耦接于待 测试元件22的第 一输出端N,，第 一放大器41的第 一输出端N,3 耦接于第一第二输出端Nn。第一电阻R!的一端耦接于第一放大 器41的第 一第 一输入端Nn以及待测试元件22的第 一输出端N! 之间，其另一端耦接于一接地端。第二处理单元342则包括一第 二放大器42以及一第二电阻R2。第二放大器42包括一第二第一
输入端N^、 一第二第二输入端N22以及一第二输出端N23,第二
处理单元342的第二第一输入端N2,耦接于待测试元件22的第二 输出端N2，第二处理单元342的第二输出端N23耦接于其第二第 二输入端N22。第二电阻R2的一端耦接于第二放大器42的第二第 一输入端Nu以及待测试元件22的第二输出端N2之间，第二电阻
R2的另 一端则耦接于接地端。
运算�？�36对第 一处理信号SjM以及第二处理信号Sp2进行 一减法运算，以产生该信号运算结果Result。于一实施例中， 运算�？�36为一减法器。运算�？�36包括一第三电阻R3、 一第四电阻PU、 一第三放大器43、 一第五电阻Rs以及一第六电阻R6。 第三电阻R3的一端耦接于第一处理单元341的第一输出端Nu。 第四电阻R4的一端耦接于第二处理单元342的第二输出端N23。 第三放大器43包括一第三第 一输入端Nn、 一第三第二输入端
N32以及一第三输出端N33,第三放大器43的第三第 一输入端Nw 耦接于第三电阻R3的另一端，用以接收该第一处理信号SjM,第
三放大器43的第三第二输入端N32耦接于第四电阻R4的另 一端， 用以接收第二处理信号Sp2,第三放大器43用以将该第一处理信 号Sm减去该第二处理信号Sp2后，产生该信号运算结果Result。 第五电阻R5耦接于第三放大器43的第三第一输入端N3,以及一 接地端之间。第六电阻R6耦接于第三放大器43的第三输出端N33
以及其第三第二输入端N32之间。
于一实施例中，信号运算结果Result为第 一处理信号SfM减
去第二处理信号Sp2的差值。
此外，电路测试装置20另包括一暂存器(图未示)以及一 显示�？�(图未示)，暂存器(图未示)耦接于微处理器38,用 以储存该测试结果，显示�？�(图未示)则用以显示该待测试 元件22的测试结果。此外，电路测试装置20为一逻辑测试机。 于另 一实施例中，量测模块32以及微处理器38设置于一逻辑测 试机内。
在本实用新型的各个实施例中，电路测试装置使用了处理 �？橐约霸怂隳？槔粗葱写�测试元件的第 一输出信号以及第二 输出信号的减法运算，产生信号运算结果，故后续微处理器仅 需通过该信号运算结果，即可判断待测试元件是否通过测试， 达成测试待测试元件的目的。相较于现有技术必须分次测量第 一输出信号以及第二输出信号的方式，本实用新型各实施例的 测试架构可以有效提升晶片测试的速度，进一 步提升测试效率，这些都是本实用新型优于现有技术的特点。
以上所述仅为本实用新型较佳实施例，然其并非用以限定 本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实 用新型的精神和范围内，可在此基础上做进一步的改进和变化， 因此本实用新型的保护范围当以本申请的权利要求书所界定的
范围为准
附图中符号的简单说明如下
10逻辑测试才几
1222:待观'H式元件
1424:待测试元件电路板
20电路测试装置
32量测�？�
34处理�？�
36运算�？�
38微处理器
4142、 43: it大器
341:第一处理单元
342:第二处理单元
RiR2、 R3、 R4、 R5、 R6:电阻
N"、N12、 N21、 N22、 N31、 N32:
&、N2、 N13、 N23、 N33:專餘出端
S,、S2:输出信号
ST:测试信号
、SP2:处理信号
Vout+、 Vout-: 电压l俞出4直 Result:信号运算结果。
权利要求1.一种电路测试装置，其特征在于，用来测试一待测试元件，其中该待测试元件包括一第一输出端以及一第二输出端，该第一输出端以及该第二输出端用以分别产生一第一输出信号以及一第二输出信号，该电路测试装置用以根据该第一输出信号以及该第二输出信号，决定该待测试元件的测试结果，该电路测试装置包括一量测�？椋�耦接于该待测试元件，用以提供一测试信号，并接收根据该测试信号所产生的一信号运算结果；一处理�？椋�耦接于该待测试元件的该第一输出端以及该第二输出端，用以处理该待测试元件根据该测试信号所产生的该第一输出信号以及该第二输出信号，产生一第一处理信号以及一第二处理信号；一运算模块，耦接于该处理�？椋�用以接收该第一处理信号以及该第二处理信号，并对该第一处理信号以及该第二处理信号进行运算，以产生一信号运算结果；以及一微处理器，耦接于该量测�？椋�用以根据该信号运算结果来决定该待测试元件的测试结果。
2. 根据权利要求l所述的电路测试装置，其特征在于，该 处理�？榘�括一第 一 处理单元，耦接于该待测试元件的该第 一 输出端， 用来对该第一输出信号进行处理以产生该第一处理信号；以及 一第二处理单元，耦接于该待测试元件的该第二输出端，用来对该第二输出信号进行处理以产生该第二处理信号。
3. 根据权利要求2所述的电路测试装置，其特征在于，该 第 一处理单元以及该第二处理单元分别对该第 一输出信号以及 该第二输出信号进行一緩冲放大处理，以产生该第一处理信号以及该第二处理信号。
4. 根据权利要求3所述的电路测试装置，其特征在于，该 第一处理单元以及该第二处理单元分别为一緩冲器。
5. 根据权利要求3所述的电路测试装置，其特征在于，该 第一处理单元包括一第一放大器，该第一放大器包括一第一第一输入端、一 第一第二输入端以及一第一输出端，该第一第一输入端耦接于该待测试元件的该第 一输出端，该第 一》丈大器的第一llr出端耦接于该第一第二输入端；以及一第一电阻，该第一电阻的一端耦接于该第一放大器的该 第一第一输入端以及该待测试元件的该第一输出端之间，该第 一电阻的另 一端耦4妻于一4妾地端。
6. 根据权利要求5所述的电路测试装置，其特征在于，该 第二处理单元包括一第二放大器，该第二放大器包括一第二第一输入端、一 第二第二输入端以及一第二输出端，该第二第 一输入端耦接于该待测试元件的该第二输出端，该第二》文大器的该第二输出端 耦接于该第二第二输入端；以及一第二电阻，该第二电阻的 一端耦4妄于该第二i文大器的该 第二第一输入端以及该待测试元件的该第二输出端之间，该第二电阻的另 一端耦4妄于该4妾地端。
7. 根据权利要求l所述的电路测试装置，其特征在于，该 运算模块对该第 一 处理信号以及该第二处理信号进行一 减法运算，以产生该信号运算结果。
8. 根据权利要求7所述的电路测试装置，其特征在于，该 运算�？槲�一减法器。
9. 根据权利要求7所述的电路测试装置，其特征在于，该 运算�？榘�括 一第三电阻，该第三电阻的一端耦接于该第一处理单元； 一第四电阻，该第四电阻的一端耦接于该第二处理单元； 一第三放大器，包括一第三第一输入端、 一第三第二输入 端以及一第三输出端，该第三第一输入端耦4妄于该第三电阻的 另一端，用以接收该第一处理信号，该第三第二输入端耦接于 该第四电阻的另一端，用以接收该第二处理信号，该第三放大 器用以将该第一处理信号减去该第二处理信号，以产生该信号运算结果；一第五电阻，耦接于该第三放大器的该第三第一输入端以 及 一 接地端之间以及一第六电阻，耦接于该第三i文大器的该第三输出端以及该 第三第二输入端之间。
10. 根据权利要求7所述的电路测试装置，其特征在于，该 信号运算结果为该第一处理信号减去该第二处理信号的差值。
11. 根据权利要求l所述的电路测试装置，其特征在于，该 电路测试装置为 一 逻辑测试机。
12. 根据权利要求l所述的电路测试装置，其特征在于，该 待测试元件为 一 集成电。
13. 根据权利要求l所述的电路测试装置，其特征在于，该 量测�？橐约案梦⒋�理器设置于 一 逻辑观'J试机内。
14. 根据权利要求l所述的电路测试装置，其特征在于，该 电路测试装置另包括一暂存器，耦接于该微处理器，用以储存 该测试结果。
15. 根据权利要求l所述的电路测试装置，其特征在于，该 电路测试装置另包括一显示�？椋�用以显示该待测试元件的测 试结果。
专利摘要本实用新型提供一种电路测试装置，用来测试一待测试元件，其中待测试元件包括一第一输出端以及一第二输出端，该第一输出端以及该第二输出端用以分别产生一第一输出信号以及一第二输出信号。电路测试装置用以根据该第一输出信号以及该第二输出信号，决定待测试元件的测试结果。本实用新型所述的电路测试装置，可以有效提升晶片测试的速度，进一步提升测试效率。
文档编号G01R31/28GK201184907SQ20082000995
公开日2009年1月21日 申请日期2008年4月21日 优先权日2008年4月21日
发明者滕贞勇, 许丽娇 申请人:普诚科技股份有限公司