专利名称：一种捷联惯导系统中加速度计信号转换装置的制作方法
技术领域：
本发明涉及ー种适用于捷联惯导系统中加速度计的信号采集、測量与处理技木。
背景技术：
捷联惯导系统是ー种依靠固联在载体上的惯性器件(加速度计、陀螺仪)来获得绝对加速度，然后通过两次积分得到载体在一个相对坐标系中的位置，从而达到导航目的的ー种“自主式导航系統”。在捷联惯导系统中，加速度计用于测量载体沿某一方向的线加速度，经过必要的积分运算和坐标变换，确定载体相对于基准坐标系的瞬时速度和位置。当载体的加速度參数发生变化吋，加速度计就会检测到这种变化量，并进行相应的转换。加速度计作为捷联惯导系统的核心器件，其精度高低和性能优劣直接决定了捷联惯导系统的性能。加速度计的精度，不仅包括加速度计器件本身的精度，还包括其信号转换装置的精度。近年来，国产加速度计仪表的精度和性能不断提高，测量范围能达到士20g以上， 阈值可以达到10_5 10_6g，然而国内加速度计信号转换装置的精度却远远低于加速度计器件本身的精度。为了能实时的获得高分辨率的加速度信号，对加速度计信号转换装置的精度、測量范围和实时性都提出了很高的要求。高精度石英挠性加速度计的输出多为模拟电流信号，加速度计信号转换装置的功能就是将模拟电流信号转换为可供DSP使用的数字信号。通常，采用高精度的电阻将加速度计输出的电流信号变成电压信号，再用加速度计信号转换装置进行模数转换。其转换有两种方法再经过压频(V/F)转换器将电压信号转换成脉冲信号，通过计数器记录单位时间内的脉冲个数从而得到相应的数字量；或者通过模数 (A/D)转换器直接将输出的电压信号转换成DSP可处理的数字信号。采用V/F转换技术的优点是，它采用积分型电荷平衡式变换原理，可对输入信号进行连续测量，不存在丢失信息的问题；另外，其变换过程就是对电压的不断积分，可对噪声或变化很快的输入信号进行平滑，具有良好的抗干扰性能，且不占用计算机资源。但是， 采用V/F转换器，随着时钟频率的増加线性误差也相应的增加；而减小时钟频率后，如果输入的电压值过小，电荷需要累积很长时间才会产生ー个计数脉冲，这段时间是采样盲区，将没有任何信号输出。因此，单纯采用V/F转换，转换速度慢，信号分辨率低，在采样点精度不高。对于A/D转换器，其标度系数的稳定性取决于所用的參考电压的稳定性，其零点漂移取决于A/D转换芯片本身的漂移稳定性，通常受A/D转换芯片的工作电压、时钟频率、温度的影响。比起V/F转换，A/D转换的优点在干，具有精度高、转换速度快、多路信号输入时电路结构简单、不需要稳定时间等优点。但A/D采样的缺点在干，采样信号没有积分特性，所以抑制噪声能力较弱，动态范围有时不能满足系统要求。另外捷联惯性导航系统作为实时动态导航系统，其对角速度信号和线速度信号的采集和系统信息处理都有很强的实时性，对系统的信息处理速度有很高的要求。DSP除了采集加速度计信号外还需采集其他信号来进行导航解算，因此，在采集加速度计信号吋，应尽量采用外围逻辑电路来完成，让DSP有更多的时间用于控制各种量的收发和系统的解算。国内关于加速度计信号转换技术的研究情况如下
V/F转换大多采用VFC芯片完成，常用的有AD公司的AD650、AD652和AD7742 ；美国国家半导体公司的LMx31系列；TI公司的VFC62、VFCllO等。A/D转换的发展是以A- Σ 型高精度ADC的研制成功为基础的。将Σ型A/D应用于加速度计输出信号測量，可以通过新型数模转换器和数字信号处理理论解決“小体积，大动态”的问题。过去使用的A/D 变换器主要有积分型、逐次比较型和并联型三种。积分型主要用于数字多用表，精度高但速度低，这不是ー种能够满足将来技术发展要求的方法。对于并联型，设分辨率为η bit，要使用2η个比较器，这样可以快速的将输入电压变换成相应的数字码。虽然这种方法速度极快，但是分辨率在IObit以上时实现比较困难，硬件规模太大，成本难以下降。逐次比较型内部有ー个D/A变换器，通过二分探索法求一数字码，使其对应的电压最接近于输入电压， 这种方法用MOS集成电路吋，D/A变换是用大量的电容构成的，制造エ艺难以实现。1998年航空エ业总公司孟俊芳提出的V/F转换电路；之后各个研究单位选用各种国外进ロ高性能A/D芯片实现V/F转换，全依赖于国外芯片的发展状況。1999年电子エ业部第二十四研究所万天才使用AD公司当时的高精度V/F转换器AD650，满度刻度达1MHz，非线性度小于0. 07%；2003年贾苹等人提出I/F与A/D相结合的思想；2005年�：Ｑ嗟热颂岢霾捎肰/F转换器AD652，以TMS320C67IlDSP器件为核心，用计数器芯片8253对AD652输出脉冲串进行计数，AD652最高输出频率达2MHz，非线性误差为0. 01 %，具有高分辨率、高稳定时性和最佳转换时间，主要性能指标均优于其它。随着Σ型高精度转换器的发展， 2006年2月，牛清红等人选用M位Δ - Σ型芯片代替传统的VFC电路，达到了量程士 25g， 測量精度0. 0001，每秒输出40000个数据的目标。2006年10月夏天等人设计了基于AD976 和PC104的采样�？椋行Ь瓤纱�15位。由上述现状看来，加速度计信号转换所采用的方法由単一的V/F转换到単一的A/ D转换，逐步向高精度、数字化、集成化、小型化方向发展。将加速度计的模拟信号转换成数字信号后采用PFGA替代DSP来完成数据的采集和处理，简化了系统设计难度，使DSP读入数据时间和工作量降低到了最低的限度，为系统信息的快速处理奠定了基础。
发明内容
本发明的技术解决问题是克服现有技术的不足，提供一种优化的适用于捷联惯导系统的加速度计信号转换装置。本发明的技术方案是ー种捷联惯导系统中加速度计信号转换装置，包括V/F转换�？椤⑶爸梅糯蟮缏�、A/D转换�？�、FPGA处理�？椋患铀俣燃剖涑龅哪Ｄ獾缌餍藕抛怀赡Ｄ獾缪剐藕藕笫紫染齎/F转换�？榻谢郑趾蟮哪Ｄ獾缪挂宦肥涑鲋燎爸梅糯蟮缏罚硪宦繁蛔怀陕龀逍藕牛寐龀逍藕攀涑鲋罠PGA处理�？椋磺爸梅糯蟮缏方淙氲哪Ｄ獾缪沟姆段в階/D转换�？榈氖淙氲缪狗段嗥ヅ洌⒆魑狝/D转换�？榈氖淙氲缪梗籄/D转换�？榻淙氲哪Ｄ獾缪棺怀墒至啃藕牛涑鲋罠PGA处理�？椋籉PGA处理模块采集単位时间内V/F转换模块输出的脉冲数，作为计算脉冲数的整数部分，将采集的脉冲数及A/D转换�？槭淙氲氖至啃藕沤卸ㄊ贝娲ⅲ扑闶至啃藕哦杂Φ囊桓霾杉芷谀诼龀迨男∈担桓萋龀迨恼糠旨靶∈等范铀俣燃剖涑龅哪Ｄ獾缌餍藕哦杂Φ氖至浚瓿杉铀俣燃菩藕诺淖�。所述的V/F转换模块包括积分器、比较器、逻辑触发器、逻辑开关、恒流源和单稳电路；积分器W对输入的模拟电压信号进行积分，并将积分后的电压输出给比较器N2，比较器N2将接收的电压值与门限电压进行比较，当接收的电压值低于门限电压吋，比较器N2 输出高电平，否则比较器N2输出低电平，完成模拟电压信号转换成脉冲信号；逻辑触发器根据比较器N2输出电平的高低控制逻辑开关的切換，当输出低电平时，逻辑开关切換控制恒流源使积分器W进入积分周期；当输出高电平时，逻辑开关切換控制恒流源使积分器附进入复位周期；单稳电路控制由逻辑触发器传来的脉冲信号的宽度并将脉冲信号输出。本发明与现有技术相比的有益效果是(1)本发明设计了ー种新的加速度计信号采集和处理装置，与传统的单纯采用V/ F转换或者A/D转换相比，该方法将两种转换方式相结合，既具有V/F转换输入范围宽，抗干扰性能好，可靠性高的优点，又克服了单ー采用V/F转换速度慢、信号分辨率低、在采样点精度不高的缺点，以及单ー采用A/D转换受环境温度影响较大，抗干扰能力弱，动态范围小的缺点。针对捷联系统中加速度计信号具有动态测量范围宽、精度高、实时性强的特点提出了一种有效的解决方案。(2)本发明在传统V/F转换的基础上，在积分器后结合使用A/D转换在一个计数周期内对V/F转换的整数个脉冲值进行采集，在两个脉冲之间的时间内对积分器的输出进行A/D转换，用FPGA实时计算出在这两个脉冲之间的某一时刻输入对应脉冲值的小数部分，将脉冲值的整数部分和小数部分一起作为转换后的数字量进行系统解算，从而提高采样分辨率和采样精度。(3)对于电荷平衡式VFC来说，恒流源切換的开关及积分电路本身存在的问题导致非线性度随时钟频率增大而増大。要提高分辨率就得提高时钟频率，而时钟频率的増加导致非线性度増加。本发明在时钟频率一定的情况下，根据增加脉冲值的小数部分来提高分辨率，这样保证了转换的非线性度。(4)本发明采用高速FPGA芯片对加速度信号转换后的脉冲数进行处理，代替DSP 实现加速度计数据的采集和读�。笵SP将更多的时间用于系统的解算及误差补偿计算， 提高了系统的集成度和稳定性，为系统信息的快速处理奠定了基础。(5)提高加速度计信号转换装置的速度和精度，即可提高加速度计信号转换的精度，从而为提高惯性设备的精度创造条件。(6)本发明可广泛应用于各种加速度计、陀螺等惯性器件及其他传感器的信号采集中，也可应用于其他要求宽动态范围高精度的传感器接ロ系统中，这种多采集方式融合的设计思想对其他信号处理电路的设计也具有重要的參考价值。
图1为本发明转换装置结构图；图2为本发明信号转换过程原理图；图3为本发明转换装置电路图；图4为本发明工作模式时序图。
具体实施例方式下面将结合附图对本发明作进ー步的详细说明。
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捷联惯导系统中，由三个加速度计分别测量惯导系统X、Y、Z三轴方向上的加速度，输出与加速度成正比的电流信号，加速度计信号转换装置的功能是将加速度计输出的模拟电流信号转换为数字信号，提供给DSP进行导航解算。如图1所示，捷联惯导系统加速度计信号转换装置包括压频(V/F)转换�？�、前置放大电路、A/D转换�？�、FPGA处理�？�。加速度计输出的为模拟电流信号，采用高精密的电阻将其转换成模拟电压信号。 模拟电压信号首先经过V/F转换�？椤/F转换�？椴捎没质降绾善胶庾患寄荆Ｄ獾缪剐藕抛怀陕龀逍藕�。其基本原理是模拟电压信号输入给积分器，然后在固定时间内在输入端加入恒流源对积分电容进行放电，然后将恒流源切換到积分器的输出端使积分电容开始充电，稳态时积分电容充电和放电电荷相等。计算可得输入电压的大小与积分电容的充放电时间成反比，即与充放电频率成正比，从而实现V/F转换。如图2所示，V/F转换�？榘ɑ制�、比较器、逻辑触发器、逻辑开关、恒流源、单 fe、电足各。(ι)积分器m :由高输入阻抗运算放大器和漏电流小，吸收效应小的积分电容c组成。对输入电压进行积分，将输出电压输给比较器N2。(2)比较器将m的输出电压与门限电压相比较，当m的输出电压低于门限电压吋，比较器N2输出高电平；当m的输出电压高于门限电压时，比较器N2输出低电平。门限电压取积分器输出的最大与最小值之间的某ー电压值。(3)逻辑触发器包括一个与门、ー个D触发器和一个锁存器。比较器N2输出高低电平给逻辑触发器，控制逻辑开关的切換。(4)逻辑开关当锁存器的Q端输出为低电平时，逻辑开关切換到L端，电容C开始充电，积分器进入积分周期。当锁存器的Q端输出为高电平时，逻辑开关切換到H端，电容C开始放电，积分器进入复位周期。(5)恒流源应具有长期稳定性，较高的输出阻抗和良好的动态响应。(6)单稳电路仅仅用来确定输出脉冲的宽度，与压频转换关系无关。如图3和图4所示，积分器输出的是ー个锯齿波，当锁存器的Q端输出为低电平时，恒流源的转换开关切換到L端，积分器进入积分周期，积分器输出电压线性下降。当积分器输出电压降至比较器的门限电压时，电压比较器的输出翻转为高电平，与门AN D输出也变高。在外部时钟CLOCK的下降沿D触发器输出反转为高电平，再经过半个时钟周期，到 CLOCK的上升沿锁存器的Q端输出变高。直到这时，參考电流转换开关切換到H端，积分器进入复位周期，积分器输出电压线性上升。此时，与门AND输出变低，经过半个时钟周期， CLOCK的下降沿D触发器输出翻转为低电平，再经过半个时钟周期，到CLOCK的上升沿锁存器的Q端输出变低，恒流源转换开关切換到L端，复位周期结束，积分器再次进入积分周期。 在这个工作过程中，锁存器的输出同时触发单稳电路，使频率输出端输出ー个负脉冲。用一个计数器来跟踪输出的脉冲个数，那么计数值就与単位时间内的脉冲个数成正比。在两个输出脉冲之间，在V/F转换�？榈幕值缛莺螅岷鲜褂肁/D转换，如图1 所示。用前置放大电路将积分器的输出电压信号放大，输出给A/D转换�？榻胁裳�。前置放大电路如图3所示，选用高精度集成运放作为模拟放大器，其带宽和精度需优于所选的A/D转换器。为了提高比例放大电路的稳定度和精度，队、も、も三个电阻的值应适当取得小些。输入电压U。和输出电HU1的关系为在电压积分的过程中，由A/D转换�？榻凳辈傻玫牡缪怪邓杂κ至渴淙敫� FPGA芯片进行除法处理，计算采样时刻积分器的输出电压值位于锯齿波的位置，即脉冲个数的小数部分，然后和FPGA提供的计数器所记录V/F转换�？榈恼龀甯鍪黄鹱魑低车牟裳龀迨邢低辰馑�。如图2所示，A/D转换包括采样保持器、A/D转换器与缓冲器。(1)采样保持器对于本身不带有采样保持器的A/D转换器来说，在模拟输入端前加入采样保持器是必要的。选用捕获时间小的采样保持器，即采样阶段所需要的最小时间要短，否则实际有效转换速率将受到影响。如图3所示，选用带有采样保持器的A/D转换器简化电路的实现。Q)A/D转换器选用的分辨率不用太高，一般8位即可，但对转换速率有要求。若増加一位分辨率，即计数器的小数部分増加一位，则在V/F转换的ー个充放电周期内能实现至少100次的采样。选用并行比较型或分级型高速A/D转换芯片。(3)缓冲器采用三态门的D触发器，用来控制A/D转换器的输出。A/D转换过程就是采集V/F转换中积分器输出的模拟电压量，然后经过放大，转换成数字量输出给FPGA。在加速度计的输出电流很小的情况下，积分电容充电时间很长，此时无脉冲输出，采用A/D转换来计算积分期间实际相当的脉冲输出值。加速度计有大信号输出时，积分时间短，输出脉冲之间间隔的时间短，即使不进行A/D转换，也能达到较高的精度。这样，信号转换的分辨率可以达到A/D转换芯片的分辨率。在一个计数周期内，V/F转换�？楦雎龀宓恼糠郑盇/D转换�？椴杉制鞯氖涑鲋担涑龈鳳FGA解算出这ー时刻对应的脉冲值的小数部分。増加脉冲的小数部分相当于提高了转换的分辨率。如图3所示，FPGA在単位时间内用一个计数器记录V/F转换的脉冲数，同时存储 A/D转换的数字量，并进行比较、做除法运算，然后和存储的V/F的输出脉冲数做加法运算。 快速实现这些运算，对FPGA的执行速度有要求，选用高速可编程逻辑器件。如图4所示，积分器的输出为锯齿波，积分器充电时，输出电压减小。当输出电压下降至阈值电压U。吋，再过ー个时钟的上升沿，积分器进入放电阶段，此时输出一个脉冲信号。随着输出电压増大，经过时间t。s后，切換开关至充电阶段，输出电压开始下降，此时A/ D转换器开始采样，采得的输入电压为最大值Um。当输出电压下降至阈值电压Uc后，再经过ー个时钟上升沿，再次切換开关至放电阶段，同时输出一个脉冲信号。在输出两个脉冲之间，积分器完成一次充放电，充电期间就是A/D转换器的采样的时间。A/D转换器输出并行数据给FPGA的寄存器，FPGA判断锯齿波的最大值和最小值。 若ta时刻FPGA的输入值为Ua, tb时刻为Ub, tc时刻为Uc,若Ua < Ub且Ub > Uc,则Ub被认为是锯齿波这个充放电周期内的最大值Um。若Ua > Ub且Ub < Uc,则Ub被认为是锯齿波这个周期内的最小值队。当FPGA判断输入为Utl吋，用寄存器Dl记录Utl的值。当FPGA判断输入为Um吋，用寄存器D2记录Um的值，同时FPGA开始计数。如图4所示，设tN时刻积分器输出的电压值达到ー个充放电周期内的最小值U01, tm时刻电压达到ー个充放电周期内的最大值Uml，tN+1时刻电压重新达到最小值U02，tN与tN+1 之间某ー时刻、采集到的输出锯齿波的电压值为U1, FPGA用寄存器D3存储。此时寄存器D2的值为Uml，寄存器Dl存储的值为U。lt)由于放电时间t。s为ー个外部时钟周期，非常短， 计算时忽略。-U1在锯齿波下降期间(充电期)，对应于Unl到 的位置为^^也就近
似于两个脉冲之间的小数部分IV对于相邻的两个周期，认为
权利要求
1.ー种捷联惯导系统中加速度计信号转换装置，其特征在于包括V/F转换�？�、前置放大电路、A/D转换模块、FPGA处理�？椋患铀俣燃剖涑龅哪Ｄ獾缌餍藕抛怀赡Ｄ獾缪剐藕藕笫紫染齎/F转换�？榻谢郑趾蟮哪Ｄ獾缪挂宦肥涑鲋燎爸梅糯蟮缏罚硪宦繁蛔怀陕龀逍藕牛寐龀逍藕攀涑鲋罠PGA处理�？椋磺爸梅糯蟮缏方淙氲哪Ｄ獾缪沟姆段в階/D转换�？榈氖淙氲缪狗段嗥ヅ洌⒆魑狝/D转换�？榈氖淙氲缪梗籄/D转换模块将输入的模拟电压转换成数字量信号，输出至FPGA处理�？椋籉PGA处理�？椴杉瘏g位时间内V/F转换模块输出的脉冲数， 作为计算脉冲数的整数部分，将采集的脉冲数及A/D转换�？槭淙氲氖至啃藕沤卸ㄊ贝娲ⅲ扑闶至啃藕哦杂Φ囊桓霾杉芷谀诼龀迨男∈担桓萋龀迨恼糠旨靶∈等范铀俣燃剖涑龅哪Ｄ獾缌餍藕哦杂Φ氖至浚瓿杉铀俣燃菩藕诺淖弧�
2.根据权利要求1所述的ー种捷联惯导系统中加速度计信号转换装置，其特征在于 所述的V/F转换�？榘ɑ制�、比较器、逻辑触发器、逻辑开关、恒流源和单稳电路；积分器W对输入的模拟电压信号进行积分，并将积分后的电压输出给比较器N2，比较器N2将接收的电压值与门限电压进行比较，当接收的电压值低于门限电压吋，比较器N2输出高电平，否则比较器N2输出低电平，完成模拟电压信号转换成脉冲信号；逻辑触发器根据比较器N2输出电平的高低控制逻辑开关的切換，当输出低电平时，逻辑开关切換控制恒流源使积分器m进入积分周期；当输出高电平时，逻辑开关切換控制恒流源使积分器m进入复位周期；单稳电路控制由逻辑触发器传来的脉冲信号的宽度并将脉冲信号输出。
全文摘要
一种捷联惯导系统中加速度计信号转换装置，加速度计输出的模拟电流信号转换成模拟电压信号后首先经过V/F转换�？榻谢郑趾蟮哪Ｄ獾缪挂宦肥涑鲋燎爸梅糯蟮缏罚硪宦繁蛔怀陕龀逍藕攀涑鲋罠PGA处理�？椋磺爸梅糯蟮缏方淙氲哪Ｄ獾缪沟姆段в階/D转换�？榈氖淙氲缪狗段嗥ヅ洌籄/D转换�？榻Ｄ獾缪棺怀墒至啃藕攀涑鲋罠PGA处理�？椋籉PGA处理�？椴杉ノ皇奔淠赩/F转换�？槭涑龅穆龀迨魑扑懵龀迨恼糠郑杉穆龀迨癆/D转换�？槭淙氲氖至啃藕沤卸ㄊ贝娲ⅲ扑闶至啃藕哦杂Φ囊桓霾杉芷谀诼龀迨男∈担桓萋龀迨恼糠旨靶∈等范铀俣燃剖涑龅哪Ｄ獾缌餍藕哦杂Φ氖至浚瓿杉铀俣燃菩藕诺淖�。
文档编号G01P15/13GK102539831SQ20121003633
公开日2012年7月4日 申请日期2012年2月17日 优先权日2012年2月17日
发明者刘晴晴, 周璐, 王浩, 谭新洪, 路静, 钟颖, 齐建宇 申请人:中国运载火箭技术研究院, 北京航天自动控制研究所
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