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专利名称：集成半导体器件的制作方法
技术领域：
本公开涉及一种其中集成有半导体器件的集成半导体器件，并且更具体地涉及一种具有适配为测试组成该集成半导体器件的半导体器件之间的连接状态是否适当 (appropriate)的电路的集成半导体器件。
背景技术：
在相关技术中已知作为用于测试半导体芯片之间的连接是否适当的技术(下文也称为连接测试)的边界扫描技术。已经将边界扫描技术标准化为IEEE标准1149. 1标准测试接入端口和边界扫描架构。该边界扫描标准由JTAG(联合测试行动组)制定。在使用边界扫描技术的连接测试中，将用于边界扫描技术的内部电路事先合并入被测试的半导体芯片。该内部电路亦称为边界扫描单元(cell)并且提供给用于半导体芯片和外部设备之间的连接的每个端子。然后，将这些半导体芯片以菊花链(daisy chain) 方式连接在一起，并且通过控制其中提供的边界扫描单元向外部设备以及从外部设备传送信号。结果，可以测试半导体器件之间的连接以便确定连接是否适当。然而，边界扫描技术为半导体芯片的每个端子使用边界扫描单元，因此导致显著的更大的电路尺寸。出于此原因，已知作为与两个半导体芯片之间的连接测试有关的传统技术的以下技术。即，将包括触发器和开关的测试电路插入至两个半导体芯片的每个端子和内部电路之间。然后，在测试期间，改变开关状态以便形成串联连接两个半导体芯片的每个触发器的输入端与输出端的信号路径。在该条件中，向触发器相继地(successively)提供数据以便写入该数据。接着，改变开关状态以便形成经由相关联的端子将半导体器件之一的每个触发器与另一半导体器件的触发器之一相连接的信号路径。这允许将数据从半导体器件之一的每个触发器位移至另一半导体器件的触发器之一。最终，形成串联连接两个半导体芯片的每个触发器的输入端与输出端的信号路径以便读取数据，由此基于读取的数据确定端子之间的连接是否适当(参照，例如，日本专利特开第2009-47486号(图1))。在基于传统技术的这种配置的情况下，为每个端子仅仅合并适配为改变信号路径的触发器和开关，因此提供了比边界扫描技术更小的电路尺寸。

发明内容
连接测试被设计用于检验DC特征，即，半导体器件之间的布线的连续性。相反，还执行AC特征测试来检验在以用于正常操作的实际速度进行的半导体器件之间的数据传输期间是否正确地传输数据。作为不同测试例程来进行连接测试和AC特征测试，这是因为在半导体器件中使用不同的电路和端子。由于以上原因，优选地可以与连接测试同时执行如上描述的适配为用于检验半导体器件之间的数据传输的AC特征的测试，这是因为其提供改进的测试效率。然而，以上传统技术在两个芯片之间使用两个独立的时钟。此外，一般将这些在测试期间使用的时钟设置为低于用于正常操作的速度。因此，与使用以上传统技术执行的连接测试一起、以用于正常操作的数据传输速度来执行AC特征测试是困难的。应该注意的是，这一点也适用于边界扫描技术。鉴于以上做出本公开，并且期望在集成半导体器件之间能够与各半导体器件之间的连接测试一起执行各半导体器件之间的数据传输的AC特征测试。根据本公开第一模式，提供了包括第一和第二半导体器件的集成半导体器件。第一半导体器件包括时钟生成部分、第一数据存储部分、数据输出端子以及时钟输出端子。 时钟生成部分生成时钟。第一数据存储部分与时钟同步地存储输入数据作为将要传输到第二半导体器件的传输数据。为第一数据存储部分的每一个提供一个数据输出端子，以便输出传输数据。时钟输出端子输出时钟作为传输时钟。第二半导体器件包括数据输入端子、 时钟输入端子、第二数据存储部分以及选择部分。数据输入端子与数据输出端子相连接用于接收传输数据。时钟输入端子与时钟输出端子相连接用于接收传输时钟。第二数据存储部分的每一个与数据输入端子之一相关联用于与传输时钟同步地存储输入数据。选择部分的每一个与第二数据存储部分之一相关联并且选择从数据输入端子接收的传输数据或者选择被位移或输出至第一串联电路中相关联的第二数据存储部分的数据。第一串联电路通过以相继串联连接第二数据存储部分而形成。选择部分的每一个向相关联的第二数据存储部分提供所选择的数据。这提供了这样的有利效果在连接测试期间与基于在第一半导体器件中生成的时钟的传输时钟同步地从第一半导体器件向第二半导体器件对传输数据进行传输。此外，在第一模式中，第一半导体器件还可以包括相位调节部分。相位调节部分在传输数据和传输时钟之间设置预定的相位差从而满足保持时间和建立时间条件。相位调节部分允许从数据输出端子和时钟输出端子输出其间具有预定相位差的传输数据和传输时钟。这提供了这样的有利效果以这样的方式与传输时钟同步地从第一半导体器件向第二半导体器件对传输数据进行传输，来确保建立时间和保持时间。另外，在第一模式中，时钟生成部分可以以用于预定的数据传输速度的数据传输频率来生成时钟，从而将传输数据以预定的数据传输速度传输至第二半导体器件。这提供了这样的有利效果以连接测试必需的数据传输速度从第一半导体器件向第二半导体器件传输传输数据。还此外，在第一模式中，第一半导体器件还可包括第一传输数据位移电路。第一传输数据位移电路通过在从第一数据存储部分到数据输出端子的传输数据的传送路径中，相继地串联连接一个或多个第三数据存储部分而形成。第三数据存储部分与时钟同步地存储输入数据。时钟生成部分可生成包括基于第三数据存储部分的数目设置的脉冲数的时钟， 从而将在第一数据存储部分中存储的数据位移并存储至位于第一传输数据位移电路的最后一级的第三数据存储部分中。这提供了这样的有利效果在将传输数据传输至第二半导体器件之前，将在第一数据存储部分中存储的传输数据存储至位于第一半导体器件的最后一级的第三数据存储部分中。另外，在第一模式中，当生成包括基于第三数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速将传输数据从第一数据存储部分位移至位于最后一级的第三数据存储部分。
此外，在第一模式中，第二半导体器件还可包括第二传输数据位移电路。第二传输数据位移电路通过在从数据输入端子至第二数据存储部分的传输数据的传送路径中，相继地串联连接第四数据存储部分而形成。第四数据存储部分与时钟同步地存储输入数据。时钟生成部分可以生成包括基于从预定的第四数据存储部分提供至最后一级的第四数据存储部分的数目设置的脉冲数的时钟，从而将在第二传输数据位移电路中的预定的第四数据存储部分中存储的传输数据位移至并存储于第二数据存储部分中。这提供了这样的有利效果在第二数据存储部分中存储在预定的第四数据存储部分中存储的、被相继传输至向第二半导体器件的传输数据。此外，在第一模式中，当生成包括基于从预定的第四数据存储部分提供至最后一级的第四数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速将传输数据从预定的第四数据存储部分位移至第二数据存储部分。此外，根据第一模式的集成半导体器件还可包括第二串联电路。第二串联电路通过相继地串联连接第一数据存储部分而形成以便相继地接收具有预定值的数据。时钟生成部分可生成包括基于第一数据存储部分的数目设置的脉冲数的时钟，从而在第一数据存储部分中存储具有预定的值的数据作为传输数据。这提供了这样的有利效果在第一数据存储部分的每一个中存储具有预定的值的传输数据，而同时在以串联连接的第一数据存储部分之间位移具有预定的值的数据。此外，在第一模式中，当生成包括基于第一数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速在串联连接的第一数据存储部分之间位移数据。此外，在第一模式中，时钟生成部分可生成包括基于第二数据存储部分的数目设置的脉冲数的时钟，从而将在第二数据存储部分中存储的传输数据从第一串联电路相继地输出至外部设备。这提供了这样的有利效果将在第二数据存储部分的每一个中存储的传输数据相继地读取至外部测试器。此外，在第一模式中，当生成包括基于第二数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速在串联连接的第二数据存储部分之间位移数据。此外，根据第一模式的集成半导体器件还可包括传输数据切换电路。传输数据切换电路与时钟同步地相继切换在第一数据存储部分中存储的传输数据的值。这提供了这样的有利效果将具有被相继切换的值的传输数据连续地传输至第二半导体器件。本公开可产生这样的有利效果用于半导体器件之间的数据传输的AC特征测试可以与半导体器件之间的连接测试一起执行。


图1是图示了根据本公开的实施例的多层半导体器件的总体结构的示例的图；图2是图示了根据本公开的第一实施例的芯片的配置示例的图；图3是图示了数据输出部分的内部配置示例的图；图4是图示了根据本公开的第一实施例的芯片的操作示例的时序图5是图示了根据本公开的第二实施例的芯片的配置示例的图；图6是图示了根据本公开的第三实施例的芯片的配置示例的图；图7是图示了根据本公开的第一实施例的芯片的操作示例的时序图；图8是图示了根据本公开的第四实施例的芯片的配置示例的图；图9是图示了根据本公开的第四实施例的芯片的操作示例的时序图；以及图10是图示了根据本公开的第四实施例的芯片的配置示例的图。
具体实施例方式以下将给出用于执行本公开的模式(下文称为实施例)的描述。应该注意的是将以以下顺序给出描述。1.第一实施例(在连接测试期间以用于正常操作的数据传输速度的芯片之间的数据传输基本示例)2.第二实施例(在连接测试期间以用于正常操作的数据传输速度的芯片之间的数据传输其中结合使用边界扫描电路的示例)3.第三实施例(在连接测试期间以用于正常操作的数据传输速度的芯片之间的数据传输其中在数据输出侧的芯片中的寄存器和输出端子之间存在另一寄存器的示例)4.第四实施例(在连接测试期间以用于正常操作的数据传输速度的芯片之间的数据传输其中在数据输入侧的芯片中的输入端子和寄存器之间存在另一寄存器的示例)5.第五实施例(在连接测试期间以用于正常操作的数据传输速度的芯片之间的数据传输其中在输入侧和输出侧之间分开扫描链路互连的示例)<1.第一实施例>[多层半导体器件的总体配置示例]图1是图示了根据本公开的实施例的、作为集成半导体器件的示例的多层半导体器件100的总体结构的示例的图。图1所示的多层半导体器件包括两个芯片，一个堆叠在另一个上的第一芯片200-1和第二芯片200-2。在这种情况下，堆叠两个芯片使得第一芯片200-1位于下面，并且第二芯片200-2位于上面。第一芯片200-1和第二芯片200-2的每一个是在一个或多个权利要求中定义的半导体器件的示例。微凸块(microbump) 201在第一芯片200_1的上表面上形成，并且微凸块202在第二芯片200-2的下表面上形成。如图1所图示的，当第一芯片200-1和第二芯片200-2 — 个堆叠在另一个之上时，微凸块201的每一个与在相关位置上形成的微凸块202之一接合 (join)。应该注意的是，成对的微凸块201和202接合在一起，在适配于在连接测试期间对传输数据进行传输的信号路径中包括的那些成对的微凸块中的每一对是在一项或多项权利要求中定义的数据输出和输入端子的示例。在本公开的当前实施例中，测试两个芯片的微凸块之间的接合(连接)以便确定图1中所示的多层半导体器件100中接合是否适当。即，执行连接测试。此外，与连接测试同时还执行另一测试(速度测试)以便确定以用于正常操作的数据传输速度在各芯片之间是否正确地传输数据。[芯片的内部结构的示例]图2是图示了根据本公开的第一实施例的多层半导体器件100的第一芯片200-1和第二芯片200-2的内部结构的示例的图。应该注意的是图2主要地仅仅示出了根据本公开的当前实施例的第一芯片200-1和第二芯片200-2的用于连接测试的组件，并且没有示出在正常操作期间操作的内部电路和其它组件。在图2中，第一芯片200-1用作适配为输出要在芯片之间传输的传输数据的输出侧，并且第二芯片200-2用作适配为接收传输数据的输入侧。此外，在第一芯片200-1和第二芯片200-2之间形成传送路径以便传送传输时钟TCLK、传输数据D1、传输数据D2、扫描使能信号SEN、扫描信号SC以及输出数据Dout。实际上，这些路径通过接合由图1中图示的微凸块201和202进行的互连来形成。应该注意的是，这些路径可通过例如线路焊接(wire bonding)进行的互连来形成。第一芯片200-1包括接口电路210、数据输出部分230以及时钟生成部分250。此外，第一芯片200-1包括要连接到例如用于连接测试的外部测试器(未示出)的端子TM11、 TM21、TM31、TM41 禾P TM51。数据输出部分230在正常操作期间从系统路径SP向接口电路210输出信号并且在测试期间向第二芯片200-2相继地输出用于测试的传输数据。在测试期间，另一方面，在以下两个信号路径之间进行切换一个如上所述被适配为向接口电路210输出传输数据， 而另一个如稍后将描述的被适配为接收用于向内部寄存器写入传输数据的初始值的扫描信号SC。在图2中图示的配置中，两段传输数据，即传输数据Dl和D2，在第一芯片200_1和第二芯片200-2之间传输。在连接测试期间，传输数据Dl和D2的传送路径经受连接测试。图2中所示的数据输出部分230包括用于传输数据Dl和D2的传送路径的两个数据输出电路240-1和M0-2。在稍后将描述的测试时，在数据传输时段期间从数据输出电路 240-1和240-2输出的数据段用作传输数据Dl和D2。应该注意的是稍后将描述数据输出电路240-1和240-2的内部配置示例。应该注意的是虽然仅仅示出了两段传输数据，即传输数据Dl和D2，以便简化图2 中的图示和描述，但实际上形成了许多多段传输数据的传送路径，并且这些传送路径的每一个经受连接测试。接口电路210处理例如经由微凸块或线路焊接与其它芯片交换的数据。应该注意的是为了描述方便，图2仅示出了针对连接测试的、用于要从第一芯片200-1输出的信号的接口电路210的组件。图2中所示的接口电路210包括寄存器211-1和211-2。同一电路210还包括相位调节电路220。寄存器211-1和211-2分别与数据输出电路MO-I和M0-2相关联。将在数据输出电路MO-I的寄存器Ml-I中存储的值输出至寄存器211-1。将在数据输出电路M0-2的寄存器M1-2中存储的值输出至寄存器211-2。寄存器211-1和211-2的每一个是在一项或多项权利要求中定义的第三数据存储部分以及第一传输数据位移电路的示例。相位调节电路220接收要传送至第二芯片200-2的时钟CLK和数据并且调节其相位从而确保建立时间和保持时间。在此，将其相位已被相位调节电路220调节的时钟CLK 经由输入/输出单元260-3输出至第二芯片200-2作为传输时钟TCLK。应该注意的是提供用于输入/输出单元260-3的、并且从中输出传输时钟TCLK的微凸块201 (参照图1)是一项或多项权利要求中定义的时钟输出端子的示例。此外，相位调节电路200是一项或多项权利要求中定义的相位调节部分的示例。将其相位已被相位调节电路220调节的寄存器211-1和211_2的输出经由输入/ 输出单元260-1和260-2分别传送至第二芯片200-2作为传输数据Dl和D2。输入/输出单元260的每一个都用作例如输入/输出缓存或输出缓存并且不具有被适配为与时钟同步地存储数据的任何寄存器或其它组件。时钟生成部分250生成时钟CLK。由时钟生成部分250生成的时钟CLK用作在正常操作期间的系统时钟。在本公开的当前实施例中，提供用作系统时钟的时钟CLK作为芯片200-1中的内部时钟。还将时钟CLK作为传输时钟TCLK与传输数据一起经由输入/输出单元沈0-3从接口电路210向第二芯片200-2传送。在正常操作期间，第二芯片200-2 的内部电路与传输时钟TCLK同步地处理从第一芯片200-1传输的数据。除了以上以外，在本公开的当前实施例中，时钟CLK用于在连接测试期间传输数据。在连接测试期间，时钟生成部分250以这样的方式操作响应通过端子TM41馈送的控制信号来生成具有预定的脉冲样式的时钟CLK。接着，第二芯片200-2包括输入/输出单元320-1至320-3以及数据输入部分 310。输入/输出单元320-1至320-3的每一个用作例如输入/输出缓存或输出缓存并且不具有被适配为与时钟同步地存储数据的任何寄存器或其它组件。输入/输出单元320-1 接收从第一芯片200-1的输入/输出单元260-1输出的传输数据Dl，将传输数据Dl输出至数据输入部分310的选择器311-1。输入/输出单元320-2接收从第一芯片200-1的输入 /输出单元260-2输出的传输数据D2，将传输数据D2输出至选择器311-2。输入/输出单元320-3接收从第一芯片200-1的输入/输出单元沈0-3输出的传输时钟TCLK。接收的传输时钟TCLK不仅被提供至图2中图示的寄存器312-1和312-2，而且还被提供到第二芯片200-2的不同电路部分作为操作时钟。应该注意的是第二芯片200-2还在正常操作期间操作所接收的传输时钟TCLK。即，根据本公开的当前实施例的第一芯片200-1和第二芯片 200-2使用被设计用于与数据一起传送并接收时钟的源同步技术。在本公开的当前实施例中，稍后将描述在连接测试期间使用源同步技术对传输数据进行传输。另一方面，提供用于输入/输出单元320-3的、并且接收传输时钟TCLK的微凸块202 (参照图1)是一项或多项权利要求中定义的时钟输入端子的示例。数据输入部分310在连接测试期间接收并存储传输到第二芯片200-2的传输数据 Dl和D2。在正常操作期间，另一方面，数据输入部分310临时存储从第一芯片200-1输出的数据，将该数据输出给后级的未知电路。数据输入部分310包括两对选择器和寄存器，一对由选择器311-1和寄存器312-1 组成用于传输数据D1，而另一对由选择器311-2和寄存器312-2组成用于传输数据D2。选择器311-1选择从寄存器312-2输出的数据或者从第一芯片200_1输出的传输数据D1，并输出选择的数据。另一方面，选择器311-2选择从第一芯片200-1的寄存器 M1-2输出的数据或者从第一芯片200-1输出的传输数据D2，并输出选择的数据。通过从第一芯片200-1馈送的扫描使能信号SEN来控制选择器311_1和311_2的每一个的选择状态。在此假设当扫描使能信号SEN为高时，选择器311-1和311-2分别选择从寄存器312-2和M1-2输出的数据。另一方面，假设当扫描使能信号SEN为低时，选择器311-1和311-2分别选择传输数据Dl和D2。寄存器312-1与传输时钟TCLK同步地存储从选择器311_1输出的数据。寄存器 312-2与传输时钟TCLK同步地存储从选择器311-2输出的数据。如先前所述，通过第一芯片200-1生成传输时钟TCLK并且将其传输到第二芯片200-2。因此，第二芯片200-2的数据输入部分310在基于从第一芯片200-1传输的时钟CLK而不是基于第二芯片200-2中可用的独立时钟的时钟来操作。应该注意的是寄存器312-1和312-2的每一个都是一项或多项权利要求中定义的数据存储部分的示例。此外，选择器311-1和311-2的每一个都是一项或多项权利要求中定义的选择部分的示例。图3图示了在第一芯片200-1的数据输出部分230中的数据输出电路240_1和 240-2的配置示例。数据输出电路240-1包括寄存器Ml-I、选择器242-1和243-1以及反相器M4-1。寄存器Ml-I与时钟CLK同步地存储向其输入端子馈送的数据。在寄存器Ml-I 中存储的数据是从数据输出电路240-1输出的并且向接口电路210的寄存器211-1馈送。选择器242-1响应测试模式信号TEST选择向其输入端子之一馈送的选择器243_1 的输出，或者来自与其另一输入端子相连接的系统路径SPl的数据，并且输出选择的输入。选择器M3-1响应于扫描使能信号SEN选择向其输入端子之一馈送的反相器 244-1的输出或者向其另一输入端子馈送的扫描信号SC，并输出选择的信号。与数据输出电路240-1相似，数据输出电路240-2包括寄存器对1_2、选择器 242-2和M3-2以及反相器M4-2。然而，应该注意的是，选择器243-2的另一输入端子连接至寄存器Ml-I的输出端子。此外，将来自系统路径SP2的数据馈送至选择器M2-2的另一输入端子。将在寄存器M1-2中存储的数据提供至接口电路210的寄存器211-2作为数据输出电路240-2的输出。另外，寄存器M1-2的输出端子连接至第二芯片200-2的数据输入部分310中的选择器311-2的输入端子之一。如稍后将描述的，寄存器M1-2和选择器311-2之间的信号路径被用来传送扫描信号SC。如果将指示正常模式而不是测试模式的测试模式信号TEST馈送至如上文所述形成的数据输出电路M0，则选择器242-1选择通过系统路径SPl的信号线馈送的数据，并输出选择的数据。相似地，选择器对2-2选择通过系统路径SP2的信号线馈送的数据，并输出选择的数据。系统路径SPl和SP2的每一个是与在此未示出的预定的内部电路相连接的信号线。这些内部电路在正常操作期间操作。这允许数据输出电路MO-I和M0-2在正常操作期间将被输出到系统路径SPl和SP2的信号线的数据信号输出到接口电路210的寄存器 211-1 和 211-2。相反，当测试模式信号TEST的电平对测试模式适当时，选择器242-1和242_2分别选择向其馈送选择器243-1和243-2的输出的输入端子。此外，在测试模式中响应扫描使能信号SEN来控制选择器243-1和M3-2。假设在测试模式中在数据写入和读取时段期间扫描使能信号SEN为高。当如上文所述，扫描使能信号SEN为高时，选择器243-1选择扫描信号SC，并输出该信号。另一方面， 选择器243-2选择从寄存器Ml-I馈送的数据，并输出该数据。因此，当扫描使能信号SEN 为高时，寄存器M1-2连接在寄存器Ml-I后级。即，形成寄存器串联电路，其包括以相继串联连接的寄存器。该寄存器串联电路是一项或多项权利要求中定义的第二串联电路的示例。另一方面，将这样的寄存器串联电路称作扫描链路(scan chain)。此外，在此时，通过相同的高扫描使能信号SEN来控制图2中所示的第二芯片 200-2的选择器311-1和311-2以便假设以下状态。即，选择器311-2选择从第一芯片200-1 的寄存器M1-2馈送的数据，并输出该数据。选择器311-1选择并且输出从寄存器312-2 馈送的数据。结果，也在第二芯片200-2中形成了包括以相继串联连接的寄存器312-2和 311-1的寄存器串联电路。第二芯片200-2中的该寄存器串联电路是一项或多项权利要求中定义的第一串联电路的示例。此外，第一芯片200-1的寄存器对1_2的输出端子连接至第二芯片200-2的寄存器312-2的输入端子。结果，在端子TMll和TM31之间形成包括寄存器Μ1-1、Μ1_2、312_2 和312-1以此顺序以串联连接的寄存器串联电路。在此电路配置中，通过端子TMll与时钟 CLK和传输时钟TCLK同步地馈送的扫描信号数据被相继地位移到在后级中的寄存器。另一方面，稍后将在测试模式中描述的数据传输时段期间，扫描使能信号SEN为低。当扫描使能信号SEN为低时，选择器243-1和243-2分别选择从反相器244-1和244-2 馈送的数据段。在此电路配置中，寄存器Ml-I和M1-2的每一个与时钟CLK同步地相继切换被存储至此点的值。应该注意的是，寄存器Ml-I和M1-2的每一个是一项或多项权利要求中定义的第一数据存储部分的示例。[在连接测试期间的操作示例]参照图4中所示的时序图将给出在连接测试期间如上文所述配置的多层半导体器件100的操作示例的描述。在连接测试期间，通过图2中所示的通过端子TM51馈送的测试模式信号TEST来控制选择器242-1和M2-2，以便稳定地选择分别从选择器243-1和243-2馈送的数据段。 此外，在连接测试期间设置数据写入时段以便允许寄存器241存储传输数据的初始值。在该数据写入时段期间，将高扫描使能信号SEN馈送至数据输出电路MO-I和M0-2。与此同时，还将高扫描使能信号SEN馈送至第二芯片200-2的选择器311-1和311-2。结果，在第一芯片200-1的数据输出部分230中形成上述寄存器串联电路。S卩，形成以下路径其中通过端子TMll馈送的数据在通过端子TM31被输出之前，以这样的顺序从第一芯片200-1中的寄存器Ml-I位移到寄存器M1-2，并且然后位移到第二芯片200-2中的寄存器312-2和312-1。然后，在这种情况下的数据写入时段期间，利用上述形成的寄存器串联电路，如图 4中图示输出时钟CLK的两个脉冲，一个在t0时刻而另一个在tl时刻。在此时，测试器与时钟CLK的两个脉冲时段同步地相继接收通过端子TMll的作为扫描信号SC的具有预定的值的数据。在此时，寄存器Ml-I和M1-2在时刻t0和tl与时钟CLK同步地位移数据。结果，在寄存器Ml-I和M1-2的每一个中存储作为扫描信号SC的相继地馈送的具有预定值的数据。这等效于将传输数据Dl和D2的初始值写入寄存器Ml-I和M1-2的事实。传输数据Dl的初始值为如稍后将描述的向第二芯片200-2传输的比特bl数据。该比特数据是要作为传输数据Dl传输的第一个数据。另一方面，将在数据写入时段期间的时钟CLK设置为比在正常操作期间应该正常设置的频率更低的频率(不旨在用于正常操作的频率)。如上文所述，设置低频率保证数据以肯定的方式(positive manner)相继地写入寄存器Ml。应该注意的是，在图4中所示的数据写入时段期间输出时钟CLK的两个脉冲，这是因为数据输出部分230中的寄存器串联电路由两个寄存器241形成。S卩，在数据写入时段期间，输出与形成寄存器串联电路的寄存器241的数目适当的时钟CLK 一样多的脉冲。接着将给出处理两段传输数据Dl和D2中的传输数据Dl以下部分的描述。将传输数据D2类似地从第一芯片200-1向第二芯片200-2传输。接着，将扫描使能信号SEN切换为低，因此将从t2时刻起的时段设置为数据传输时段。数据传输时段被设计用于将写入寄存器Ml-I的数据作为传输数据D2传输至第二芯片200-2的寄存器312-1。作为在数据传输时段期间将扫描使能信号SEN切换为低的结果，在图3中所示的数据输出电路MO-I中形成电路。该电路与时钟CLK同步地切换并输出在寄存器211-1中存储的数据。此外，控制第二芯片200-2的选择器311-1以便选择输入/输出单元320-1的输出。结果，形成将输出电路240-1输出的数据经由寄存器211-1、相位调节电路220和输入/输出单元260-1和320-1馈送到寄存器312-1的路径。即，形成从第一芯片200-1向第二芯片200-2传输传输数据Dl的信号路径。在该信号路径中，组成第一芯片200-1的信号路径的电路部分是一项或多项权利要求中定义的第一传输数据位移电路的示例。此外， 组成从传输数据Dl的输入端子到第二芯片200-2中的寄存器312-1的信号路径的电路部分是一项或多项权利要求中定义的第二传输数据位移电路的示例。紧接在当数据传输时段开始时的t2时刻之后，在图2中所示的接口电路210的寄存器211-1中存储的数据不是特定为连接测试设置的值。相反，在其中存储的数据保留未定义。在图2的情况下，寄存器211-1是位于被适配为对传输数据Dl进行传输的第一芯片 200-1的信号路径的最后一级的寄存器。因此，如果在这种条件下进行数据传输，则将具有未定义的值的传输数据传输到第二芯片200-2。因此，如图4中在t2时刻图示的，以不旨在用于正常操作的频率将时钟CLK输出一次。由于在时刻t2输出的时钟CLK，将比特bl数据，即在数据写入时段期间在寄存器Ml-I中存储的传输数据Dl的初始值，传输至寄存器 211-1并且存储其中。即，在第一芯片200-1中被适配为传输传输数据Dl的路径的最后一级的寄存器中存储比特bl数据。应该注意的是，此时在数据输出电路MO-I中形成切换电路。切换电路经由反相器M4-1向其输入端反馈寄存器Ml-I的输出。这允许寄存器Ml-I 响应在t2时刻输出的时钟CLK来存储比特Μ的传输数据。通过切换初始值来获得比特1^2 的传输数据。在数据传输时段期间在t2时刻的数据传输之后，连续地输出时钟CLK的两个脉冲，一个在t4时刻并且另一个在t5时刻。然而应该注意的是，例如，以与用于正常操作的相同的频率(旨在用于正常操作的频率)在t4和t5时刻生成时钟CLK。应该注意的是，如上文所述生成的时钟CLK在作为如图2中所示的传输时钟TCLK 被输出到第二芯片200-2之前，首先由相位调节电路220调节相位。由于在包括如图4所图示的相位调节电路220的信号路径中的传送延迟，传输时钟TCLK相对于时钟CLK被延迟一延迟时间τ。然后，响应t4时刻的时钟CLK的输出，在t4_l时刻与传输时钟TCLK同步地在寄存器312-1中存储寄存器211-1中存储的比特bl数据。结果，在芯片200之间传输用作比特bl的传输数据D1。此外，将在寄存器Ml-I中存储的比特1^2数据位移至接口电路210 的寄存器211-1并且存储其中。接着，响应在t5时刻的时钟CLK的输出，在t5_l时刻与传输时钟TCLK同步地将寄存器211-1中存储的比特1^2数据传输并存储于寄存器312-1中作为传输数据D1。将由比特bl和M组成的传输数据Dl的比特串从第一芯片200-1相继地传输至第二芯片200-2中。结果，在时刻t5-l之后在寄存器312-1中存储比特M数据。应该注意的在t5-l时刻之后在寄存器312-2中类似地存储作为传输数据D2的与比特M同时传输的数据。在t4-l和t5-l时刻使用旨在用于正常操作的频率的传输时钟TCLK传输比特 bl和1^2的串。即，以在正常操作期间设置的速度进行数据传输。应该注意的是，在系统路径上在时刻t2从寄存器Ml-I向寄存器211-1传输比特bl。因此，可以在时刻t2使用时钟CLK以旨在用于正常操作的频率来传输数据。即，可以在数据传输时段期间以旨在用于正常操作的频率在系统路径上传输数据。然而，应该注意的是，在此时从寄存器211-1向第二芯片200-2的寄存器312-1传输的数据不是用于测试重要(significant)数据。在本公开的当前实施例中，因此，在时刻t2以不旨在用于正常操作的频率进行数据传输以便保证在第一芯片200-1的最后寄存器211-1中肯定地存储测试的数据。接着，在t5时刻之后以预定时间在t7时刻测试器再次将扫描使能信号切换为高， 因此设置数据读取时段。因为高扫描使能信号SEN，所以与在数据写入时段期间相似地在数据读取时段期间形成寄存器串联电路。在此，在t5时刻以及之后，数据输入部分310的寄存器312-1继续存储比特M数据。寄存器312-2也在与比特1^2数据相同的时刻继续存储在t5时刻更新的数据。作为在 t7时刻如上所述寄存器串联电路的形成的结果，将在寄存器312-1中存储的比特1^2馈送至端子TM31作为输出数据Dout。然后，在此条件下，时钟生成部分250在时刻t7之后的预定的时间内的伪时刻输出时钟CLK 一次。应该注意的是，在伪时刻输出的时钟CLK是处于不旨在用于正常操作的低频率。另一方面，在图4所示的数据读取时段期间伪时刻以及之后要输出的时钟CLK 的次数是一次，这是因为在图2中所示的数据输入部分310中的寄存器串联电路由两个寄存器312形成。假设以“M”表示寄存器312的数目，仅需要在伪时刻以及之后输出时钟 CLK "MH响应在伪时刻输出的时钟CLK，在时刻与传输时钟TCLK输出同步地将数据从寄存器312-2位移到寄存器312-1并且将其输出到TM31作为输出数据Dout。如上文所述，两段数据传输数据D1，即在寄存器312-1中存储的比特1^2和在寄存器312-2中存储并且具有与比特1^2相同定时的传输数据D2，被相继馈送到端子TM31。S卩，由测试器读取向第二芯片200-2传输的传输数据Dl和D2。另一方面，当读取数据时，如上文所述设置不旨在用于正常操作的低频率，因此允许肯定地读取数据。然后，测试器将传输数据Dl和D2的值与期望值作比较。术语“期望值”在此指当在t2时刻时钟输出CLK时，在数据输出电路240-1的寄存器Ml-I和数据输出电路240-2 的寄存器M1-2中存储的数据。在此，可以确定当作为相比较的结果两个值匹配时，在被适配为传送传输数据Dl和D2的路径之间的连接是适当的。如果作为相比较的结果两个值不匹配，则可以确定其间的连接是不适当的。另一方面，如图4所示的作为传输数据Dl传输的比特bl和1^2被相位调节电路 220以正确的定时输出，从而关于以旨在用于正常操作的频率的传输时钟TCLK确保建立时间和保持时间。即，比在t5-l时刻输出的传输时钟TCLK的前沿更早地输出比特1^2。即，确保了建立时间。另一方面，在t4-l时刻输出的传输时钟TCLK的前沿之后的给定时间停止比特bl的输出，因此指示确保保持时间。因此，当根据本公开当前实施例在连接测试期间确定被适配为传送传输数据Dl 的路径之间连接适当时，还可以确定正确地确保了建立时间。在上文所述的相关的技术中，例如，针对芯片之间的数据传输，为每个芯片使用不同的测试时钟。根据本公开当前实施例，该测试时钟处于低于旨在用于正常操作的频率并且与不旨在用于正常操作的频率对应。因此，如在本公开当前实施例中以用于正常操作的实际速度传输数据是困难的。此外，将由触发器和开关组成的用于数据传输的电路直接与每个端子相连接。结果，根据本公开当前实施例，经由还用于正常操作的电路(诸如相位调节电路220)传送传输数据是困难的。因此，根据相关技术的测试没有超出用来确定芯片之间在互连方面是否存在连通性的DC特征测试。相关技术在这点上与边界扫描技术相似。相反，本公开的当前实施例允许与连接测试同时进行AC特征测试(诸如建立时间测试)。此外，在相关技术中，在边界扫描技术的情况下，与芯片的输出端子最近的输入/ 输出单元的部分中提供了由触发器和选择器组成的用于连接测试的电路。在这种情况下， 在连接测试期间操作部分处于等效于从系统路径切断的条件下，因此使得进行系统路径测试是困难的。另一方面，在本公开当前实施例中，在例如作为接口电路210示出的、用于正常操作的电路的之前的级处提供数据输出部分230。在正常操作期间，从数据输出电路240的输入端到接口电路210的信号路径用作系统路径SP。这意味着被适配为传输用于测试的数据的路径包括系统路径SP。结果，在本公开的当前实施例中，进行测试以便确定是否与连接测试一起在系统路径上正确地传输数据。<2.第二实施例>[芯片的内部配置示例]图5图示了根据本公开的第二实施例的在多层半导体器件100中的芯片200的配置示例。应该注意的是，在图5中，通过相同的参考数字表示与图2中的那些组件相同的组件，并且省略了对其的描述。图5图示了通过在根据图2所示的本公开第一实施例的配置添加用于边界扫描技术的配置获得的配置。即，为芯片200-1的输入/输出单元260-1至沈0-3的每一个提供选择器261和边界扫描单元沈2。选择器的每一个选择经由相位调节电路220从寄存器211-1传送的信号或者从边界扫描单元262输出的数据，并输出选择的输入。虽然没有在此图示，但通过从外部测试器或其它设备通过预定的端子馈送的控制信号来转换选择器 261的每一个。再次地虽然没有在此图示，输入单元沈0-1至沈0-3的边界扫描单元沈2以串联相继地连接，并且其两端例如经由诸如在第一芯片200-1上提供的焊盘(pad)之类的端子与测试器相连接。另一方面，为第二芯片200-2的输入/输出单元320-1至320-3的每一个都提供了边界扫描单元321。边界扫描单元321的每一个接收向相关联的输入/输出单元320馈送并且从相关联的输入/输出单元320分支(branch)的信号。另一方面，虽然没有在此图示，输入/输出单元320-1至320-3的边界扫描单元321以串联相继地连接，并且其两端例如经由诸如在第二芯片200-2上提供的焊盘之类的端子与测试器相连接。如上文所述，在本公开的第二实施例中添加用于边界扫描的电路。本公开的当前实施例被设计用于执行芯片之间的连接测试，并且在这点上，其用作边界扫描技术的替换。 然而，存在依赖于例如测试的实际集成半导体器件的结构的情况，其中优选地使用根据边界扫描技术的连接测试结合根据本公开的实施例的连接测试。因此，根据本公开第二实施例的配置使得可以不仅执行根据本公开的实施例的连接测试，而且执行根据边界扫描技术的连接测试。<3.第三实施例>[芯片的内部配置示例]图6图示了在根据本公开第三实施例的多层半导体器件100中芯片200的配置示例。应该注意的是，在图6中，以相同的参考数字表示与图5中相同的那些组件，并且省略了对其的描述。图6所示的配置与图5所示的配置不同在于，向接口电路210添加了寄存器212-1 和212-2。将寄存器212-1插入至寄存器211-1和相位调节电路220之间的信号路径中。 即，将从寄存器211-1输出的数据馈送至寄存器212-1。将从寄存器212-1输出的数据提供至相位调节电路220。类似地，将寄存器212-2插入到寄存器211-2和相位调节电路220 之间的信号路径中。寄存器212-1和212-2与时钟CLK同步地操作。如上文所述，在第三实施例中，在接口电路210的数据信号路径中形成每一个由两个寄存器组成的串联电路。 这些由寄存器组成的串联电路的每一个是一项或多项权利要求中定义的第一传输电路位移电路的示例。另一方面，组成寄存器串联电路的每一个的寄存器211-1、221-2、211-2和 221-2的每一个是第三数据存储部分的示例。例如，依赖于设计规范，在正常操作期间使用的电路(诸如接口电路210)具有被插入在信号路径中的不同数目的寄存器级。图6图示了通过向图5中所示的配置添加一个寄存器级获得的配置作为其示例。[在连接测试期间的操作示例]以下参照图7所示的时序图将给出在连接测试期间如图6所示配置的多层半导体器件100的操作示例的描述。应该注意的是，省略了与图4的时序图所示的相同的操作的描述。图7所示的时序图不同于图4所示的时序图在于在数据传输时段期间在t2和t3 时刻以不旨在用于正常操作的频率输出时钟CLK的两个脉冲。作为如上所述的在t2和t3时刻的时钟CLK的输出的结果，将在t2时刻之前在寄存器211-1中存储的比特bl数据进一步从寄存器211-1位移至并且存储于寄存器212-1 中。另一方面，将在寄存器Ml-I中存储的比特数据存储于寄存器211-1中。S卩，将比特bl数据存储于第一芯片200-1中被适配为对传输数据Dl进行测试的信号路径的最后一级的寄存器中，并且将比特数据存储于在其之前的一级的寄存器中。应该注意的是，在系统路径中还进行t2和t3时刻的数据传输。因此，可使用以旨在用于正常操作的频率的时钟CLK传输数据。在以上的条件下，在t4和t5时刻以旨在用于正常操作的频率输出时钟CLK两次。 结果，首先在t2时刻传输寄存器212-1中存储的比特bl数据并且将其存储于第二芯片 200-2的寄存器312-1中。接着，在t5时刻，将比特bl数据从寄存器212-1传输至寄存器 312-1。此后，以如图4所示的操作在从t7时刻开始的数据读取时段期间，在伪时刻以不用于正常操作的频率输出传输时钟TCLK。这允许使用由寄存器312-1和312-2组成的寄存器串联电路来位移数据并且将其输出至端子TM31作为数据Dout。如上文所述，在第三实施例中，当在芯片之间传输数据时，在t4时刻之前输出与在第一芯片200-1中的系统路径的信号路径中插入的寄存器级的数目适当的一样多的时钟CLK。这使得可以使用以旨在用于正常操作的频率的时钟CLK仅仅对传输数据(即，在寄存器241中存储的比特bl和b2)进行传输，而与第一芯片200-1中被适配为对传输数据 Dl进行传输的信号路径中提供的寄存器级的数目无关。<4.第四实施例〉[芯片的内部配置示例]图8图示了根据本公开第四实施例的多层半导体器件100中芯片200的配置示例。应该注意的是，在图8中，通过相同的参考数字表示与图6中那些组件相同的组件，并且省略了对其的描述。图8中所示的配置不同于图6中所示的配置在于将接口电路330添加至第二芯片 200-2的数据输入部分310的前一级。接口电路330包括寄存器331-1和331-2。将寄存器331-1插入至被适配为接收传输数据Dl的输入/输出单元320-1的输出端和数据输入部分310的选择器311-1之间。将寄存器331-2插入至被适配为接收传输数据D2的输入/ 输出单元320-2的输出端和数据输入部分310的选择器311-2之间。S卩，向数据输入部分 310的寄存器312-1和312-2的每一个的先前一级添加一个寄存器。这些寄存器312-1和 312-2的每一个与传输时钟TCLK同步地操作。应该注意的是，第二芯片200-2的内部配置是被设计至符合如第三实施例的实际规范的示例。另一方面，寄存器331-1和331-2的每一个是第四数据存储部分的示例以及一项或多项权利要求中定义的第二传输数据位移电路的示例。[连接测试期间的操作示例]以下参照图9所示的时序图将给出在连接测试期间如图8所示配置的多层半导体器件100的操作示例的描述。应该注意的是，省略了与图7的时序图中所示的相同的操作的描述。图9所示的时序图不同于图7所示的时序图在于在数据传输时段期间在t4和t5 时刻向第二芯片200-2的数据传输之后在t6时刻以不旨在用于正常操作的频率输出时钟 CLK 一次。在图8所示的第二芯片200-2的配置的情况下，将在t2时刻存储于寄存器
中的比特Μ数据在t5时刻存储于寄存器331-1中。即，还不得不将比特Μ数据传输至数据输入部分310的寄存器312-1。相反，寄存器312-1存储比特bl数据。因此，在这种情况下，在t6时刻输出时钟CLK 一次。这将比特Μ数据传输至寄存器312-1，因此允许寄存器312-1存储比特1^2数据。下文中，执行如图7所示的在数据读取时段期间进行的相同操作，因此允许在寄存器312-1和312-2中存储的数据位移并通过端子TM31输出至测试器。应该注意的是，还在系统路径中进行t6时刻的数据传输。因此，时钟CLK可以处于旨在用于正常操作的频率。如上文所述，在本公开的第四实施例中，以旨在用于正常操作的频率输出与对于第二芯片200-2的信号路径中插入的寄存器级的数目适当的一样多次数的时钟CLK。这允许将从第一芯片200-1传送的传输数据存储于寄存器312中并从中读取。除了以上之外，在第四实施例中，改变以不旨在用于正常操作的频率要输出的被适配为在t6时刻以及之后位移数据的时钟CLK的次数，因此允许进行AC特征测试。虽然没有使用时序示，并且假设使用如图8所示配置的电路，但在数据传输时段期间在t6时刻没有输出时钟CLK，并且数据读取时段在t7时刻开始。即，在这种情况下可以认为已经将以不旨在用于正常操作的频率要输出的时钟CLK的次数从一改变至零。在以上操作中，寄存器312-1存储比特bl数据，S卩，比特1^2数据之前的数据，而不是当数据传输时段结束时的比特b2数据。因此，在数据读取时段期间读取该比特bl。在此假设从相位调节电路220输出的传输数据Dl的传输时钟TCLK被延迟大于所允许的时间并且因此不确保保持时间。在这种情况下，在当输出传输时钟TCLK时的t4_l 时刻，寄存器331-1以存储比特1^2数据而不是比特bl数据而结束。基于此，可以使用从寄存器331-1读取的比特bl数据的值来测试是否确保保持时间。更具体地，使用扫描信号SC将由测试器从寄存器331-1读取的作为输出数据Dout的比特bl数据与寄存器Ml-I中存储的数据相比较。当两个值相匹配时，这意味着传输时钟 TCLK的延迟时间在可允许范围内。即，确定了确保了保持时间。相反，假设两个值不匹配， 并且从寄存器331-1读取的比特bl的值与在寄存器Ml-I中存储的比特1^2的值匹配。在这种情况下，确定了传输时钟TCLK被延迟大于所允许的时间并且因此不确保保持时间。如上文所述，在第四实施例中，还可以通过在数据传输时段期间设置在t5时刻和之后要输出的时钟CLK的适当的次数来进行保持时间测试。<5.第五实施例〉[芯片的内部配置示例]图10图示了根据本公开第五实施例的多层半导体器件100内的芯片200的配置示例。应该注意的是，在图10中，以相同的参考数字表示与图2中的组件相同的组件，并且省略了对其的描述。在图10中所示的第一芯片200-1中，将端子TM12和TM32添加至图2所示的第一芯片200-1的配置。应该注意的是，端子TM12和TM32还与测试器相连接。端子TM12与数据输出电路M0-2的输出端(即，寄存器M1-2的输出端子)相连接。端子TM32与第二芯片200-2的选择器311-2的输入端子之一相连接。在这种配置中，端子TMll与TM12分别与由第一芯片200-1的寄存器Ml-I和Ml-2(图3)组成的寄存器串联电路的两端连接。 相似地，端子TM31与TM32分别与由第二芯片200-2的寄存器312-1和312-2组成的寄存器串联电路的两端连接。在图2中，寄存器串联电路由第一芯片200-1的寄存器Ml-I和241_2和第二芯片200-2的寄存器312-1和312-2形成。相反，在如上配置的第五实施例中，在第一芯片200-1和第二芯片200-2中形成分离的寄存器串联电路。[连接测试期间的操作示例]配置为图10所示的多层半导体器件100在连接测试期间以与根据图4所示的第一实施例同样的方式操作。在图10所示的配置的情况下，在数据写入时段期间测试器如下写入数据。即，测试器在to和tl时刻与时钟CLK同步地，通过端子TMll将具有预定值的数据馈送至在端子TMll和TM12之间连接并由寄存器Ml-I和M1-2组成寄存器串联电路。此外，在数据读取时段期间，测试器将数据位移至在端子TM31和TM32之间连接的寄存器312-1和312-2，接收通过端子TM31输出的输出数据Dout作为数据位移的结果。如上文所述，在第五实施例中，可以分离地向第一芯片200-1和第二芯片200-2中的每一个寄存器串联电路写入数据和从中读取数据。可以容易地修改这样的配置，例如，使得在第二芯片200-2中提供端子TM31和TM32。应该注意的是，在以上实施例中将具有一个堆叠在另一个上面的第一芯片200-1 和第二芯片200-2的多层半导体器件100呈现为示例。然而，集成半导体器件可以具有沿水平面排列的第一芯片200-1和第二芯片200-2。此外，在以上实施例中，以这样的方式维持传输时钟和传输数据之间的同步使得相位调节电路220确保建立时间和保持时间。然而，即便在相位调节电路220不存在时，也可以与传输时钟一起对传输数据进行传输。因此，即便在这种情况下，可以确定是否以旨在用于正常操作的数据传输速度的正确定时来传输数据。另一方面，本公开的实施例仅为实现本公开的示例。如在本公开实施例中明确指出的，存在本公开的实施例的特征和权利要求中提出的本公开的具体特征之间的对应。相似地，存在权利要求中提出的本公开的具体特征和本公开的实施例的相同命名的特征之间的对应。然而，应该注意的是，本公开不限于上述实施例，而可以在不背离本公开的范围和精神的情况下以各种形式实施。可以将本公开的实施例中描述的过程解释为具有系列步骤的方法，或使得计算机执行以上系列步骤的程序或者存储该程序的记录介质。可以用作记录介质中的记录介质为⑶(致密盘)、MD (迷你盘)、DVD (数字化多功能光盘)、存储卡以及蓝光盘(注册商标)。本公开包含与由2010年7月27日在日本专利局提交的日本优先权专利申请JP 2010-167771的内容有关的主题，其整体内容通过引用合并于此。
权利要求
1.一种集成半导体器件，包括 第一半导体器件和第二半导体器件，其中所述第一半导体器件包括时钟生成部分，被适配为生成时钟，第一数据存储部分，被适配为与所述时钟同步地将输入数据存储为要向第二半导体器件传输的传输数据，数据输出端子，所述第一数据存储部分的每一个被提供一个数据输出端子，以便输出所述传输数据，以及时钟输出端子，被适配为输出所述时钟作为传输时钟，以及所述第二半导体器件包括数据输入端子，与所述数据输出端子相连接以便接收所述传输数据， 时钟输入端子，与所述时钟输出端子相连接以便接收所述传输时钟， 第二数据存储部分，其中每一个第二数据存储部分与所述数据输入端子之一相关联以便与所述传输时钟同步地存储输入数据，以及选择部分，其中每一个选择部分与所述第二数据存储部分之一相关联并且选择从所述数据输入端子接收的所述传输数据，或者选择被位移并输出给第一串联电路中相关联的第二数据存储部分的数据，所述第一串联电路通过以相继串联连接所述第二数据存储部分而形成，所述选择部分的每一个向相关联的第二数据存储部分提供所选择的数据。
2.如权利要求1所述的集成半导体器件，其中，所述时钟生成部分生成用于预定数据传输速度的数据传输频率的时钟，使得将所述传输数据以所述预定的数据传输速度传输至所述第二半导体器件。
3.如权利要求2所述的集成半导体器件，其中，所述第一半导体器件还包括相位调节部分，被适配为在所述传输数据和传输时钟之间设置预定的相位差使得满足保持时间和建立时间条件，所述相位调节部分还被适配为分别从所述数据输出端子和时钟输出端子输出其间具有预定的相位差的传输数据和传输时钟。
4.如权利要求2所述的集成半导体器件，其中，所述第一半导体器件还包括第一传输数据位移电路，其通过在从所述第一数据存储部分到所述数据输出端子的传输数据的传送路径中、以相继串联连接一个或多个第三数据存储部分而形成，所述第三数据存储部分被适配为与所述时钟同步地存储输入数据，以及所述时钟生成部分生成包括基于所述第三数据存储部分的数目而设置的脉冲数的时钟，使得将所述第一数据存储部分中存储的数据位移并存储至位于所述第一传输数据位移电路的最后一级的第三数据存储部分中。
5.如权利要求4所述的集成半导体器件，其中，当生成包括基于所述第三数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。
6.如权利要求2所述的集成半导体器件，其中， 所述第二半导体器件还包括第二传输数据位移电路，其通过在从所述数据输入端子至所述第二数据存储部分的传输数据的传送路径中、以相继串联连接第四数据存储部分而形成，所述第四数据存储部分被适配为与时钟同步地存储输入数据，以及所述时钟生成部分生成包括基于从预定的第四数据存储部分向最后一级提供的第四数据存储部分的数目而设置的脉冲数的时钟，使得将所述第二传输数据位移电路中预定的第四数据存储部分中存储的传输数据位移至并存储于所述第二数据存储部分中。
7.如权利要求6所述的集成半导体器件，其中，当生成包括基于从预定的第四数据存储部分向最后一级提供的第四数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。
8.如权利要求2所述的集成半导体器件，还包括第二串联电路，其通过以相继串联连接所述第一数据存储部分而形成，以便相继地接收具有预定值的数据，其中，所述时钟生成部分生成包括基于所述第一数据存储部分的数目而设置的脉冲数的时钟，使得在所述第一数据存储部分中存储具有预定值的数据作为所述传输数据。
9.如权利要求8所述的集成半导体器件，其中，当生成包括基于所述第一数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。
10.如权利要求2所述的集成半导体器件，其中，所述时钟生成部分生成包括基于所述第二数据存储部分的数目而设置的脉冲数的时钟，使得将所述第二数据存储部分中存储的传输数据从所述第一串联电路相继地输出至外部设备。
11.如权利要求10所述的集成半导体器件，其中，当生成包括基于所述第二数据存储部分的数目而设置的脉冲数的时钟时，所述时钟生成部分设置低于数据传输频率的频率。
12.如权利要求1所述的集成半导体器件，还包括传输数据切换电路，被适配为与所述时钟同步地相继地切换在所述第一数据存储部分中存储的传输数据的值。
全文摘要
在此公开了一种集成半导体器件，包括第一半导体器件，其具有时钟生成部分、存储输入数据作为传输数据的第一数据存储部分、数据输出端子，其为第一数据存储部分的每一个都提供一个、以及被适配为输出传输时钟的时钟输出端子；以及第二半导体器件，其具有接收传输数据的数据输入端子、被适配为接收传输时钟的时钟输入端子、与分别存储输入数据的数据输入端子相关联的第二数据存储部分、以及分别与第二数据存储部分相关联的选择部分，用于选择传输数据或者向第一串联电路中相关联的第二数据存储部分位移或输出的数据，所述第一串联电路通过以串联方式连接第二数据存储部分而形成，所述选择部分向相关联的第二数据存储部分提供所选择的数据。
文档编号G01R31/02GK102401868SQ201110203048
公开日2012年4月4日 申请日期2011年7月20日 优先权日2010年7月27日
发明者青木健知 申请人:索尼公司