专利名称：消隐基元屏蔽电路的制作方法
消隐基元屏蔽电路相关申请的交叉引用
根据35 U. S.C§ 119(e)，本申请要求保护于2009年12月19日提交的美国临时申请序 列号61Λ88，266的优选权，通过引用将其内容整体结合于此。
背景技术：
位误差(bit error)检测在接收器极限测试(margin test)解决方案中扮演重要 角色。在接收器极限测试解决方案中，诸如任意波形发生器等之类的高速串行发生器生成 高速串行信号以作为被测设备(device under test，DUT)的输入。诸如示波器等之类的具 有误差检测的测试和测量仪器可以通过环回(loop back)模式(常常是重定时(retimed)环 回模式中)监视DUT的输出以检测来自DUT的接收器的任何误差。通过利用抖动和扩频时 钟(SSC)削弱DUT的输入信号来强调DUT的输入。
发明内容
因此，本发明是一种消隐基元(blanking primitive)屏蔽电路，其检测和抑制 (suppress)从被测设备接收的串行数据中的消隐基元。该消隐基元屏蔽电路与具有输入电 路的位误差检测电路相关联。输入电路将具有消隐基元的串行数据转换成具有消隐基元的 并行数据且向检测器提供并行数据。该并行数据还耦合到延迟电路，该延迟电路向模式检 测器和比较器输出经延迟的并行数据。模式检测器接收所选数据模式且响应于在经延迟的 并行数据中的所选数据模式的检测而生成同步信号和表示经延迟的并行数据与所选数据 模式之间的相位差的相位同步信号。该同步信号被提供到存储器，该存储器存储参考数据 且包括生成存储器地址以输出参考数据的存储器控制器。相位同步信号被提供到检测器和 比较器。检测器响应于并行数据中的消隐基元的检测而生成动态消隐信号形式的第一输出 信号。检测器生成第二输出信号，其耦合到存储器控制器以用于抑制在消隐基元出现期间 从存储器控制器生成存储器地址。当不存在来自检测器的第一输出信号时比较器从存储器 接收参考数据且将该参考数据与经延迟的并行数据进行比较以生成位误差输出，并且当存 在第一输出信号时抑制位误差输出的生成。该消隐基元屏蔽电路可以包括计数器，其被耦合以接收来自检测器的第一输出信 号以及用于根据连续消隐基元期间的时钟数目生成连续消隐基元的计数的时钟信号。计数 器的输出可以耦合到寄存器，其存储连续消隐基元的最大计数。时钟可以是嵌入在由输入 电路接收的串行数据中的时钟，其中输入电路恢复嵌入的时钟且生成具有所选并行位数目 的并行数据，其中恢复的时钟除以等于所选并行位数目的值以生成时钟信号。当对应于经延迟的数据的位的参考数据的位失配且不存在来自检测器的第一输 出信号时，比较器中的逻辑电路生成位误差输出。该比较器还具有逻辑电路，其在对应于经 延迟的数据的位的参考数据的位失配且存在来自检测器的第一输出信号时抑制位误差输 出。该比较器还可以包括用于接收位误差输出且生成误差信号的电路，诸如与非门(NAND gate)。
误差计数器优选地耦合到比较器以接收位误差输出且可以包括用于生成误差信 号的电路。该电路可以是从比较器接收位误差输出的与非门。当结合所附权利要求和附图阅读时，从下面的详细描述本发明的目的、优点和新 颖特征将变得显而易见。
图1说明在生成消隐基元中使用的数字重定时环回模式配置。图2是根据本发明的结合了消隐基元屏蔽电路的数字示波器的框图。图3是根据本发明的具有消隐基元屏蔽电路的逐位(bit-by-bit)误差检测电路 的框图。图4是与根据本发明的消隐基元屏蔽电路一起使用的模式检测器的简化图。图5是示出在根据本发明的消隐基元屏蔽电路中使用的经延迟的40位D字 (40-bit D-word)模式序列的表格。图6是示出添加有在根据本发明的消隐基元屏蔽电路中使用的消隐基元的40位 D字模式序列的表格。图7是示出在根据本发明的消隐基元屏蔽电路中使用的比较器的内部组件的框 图。图8示出在根据本发明的消隐基元屏蔽电路中使用的较大比较器的内部比较器 的更详细的表示。
具体实施例方式参考图1，示出了说明以数字重定时环回模式配置的被测设备(DUT)IO的框图。串 行数据通过信号发生器13提供到DUT 10中的接收器12。DUT内部逻辑14将串行数据转 换成并行数据且处理被输出到发射器16的并行数据。发射器16将并行数据转换成从DUT 10输出的串行数据。具有逐位误差检测18的测试和测量仪器可以耦合到DUT 10输出以用 于逐位检测串行数据输出中的误差。很多标准允许主机或设备随机地插入或删除一系列字 符以保持发射和接收对准。例如，在SATA中，这些序列被称为对准基元，且在PCI Express 中，这些序列被称为跳过有序集(skip order set)。为了完成逐位误差检测，这些序列必须 被去掉(stripped off)或者适当地忽略。在下面的描述中，这些序列将被优选为消隐基元。 应当注意，每当DUT决定插入或删除消隐基元且序列可以是单个消隐基元或多个消隐基元 时，消隐基元的数目可以不同。消隐基元的处理仅在DUT 10以数字重定时环回模式配置时 应用，因为仅在该模式中DUT可以随机地插入消隐基元。本发明在诸如示波器、逻辑分析器、网络分析器等之类的测试和测量仪器中实施， 且在下文中将关于数字示波器描述本发明。图2描绘结合本发明的数字示波器100的高级 框图。特别地，示波器100具有信号输入通道，即通道1和通道2，其中每个通道具有相应 的采集电路115和120。示波器100还具有控制器125、处理电路130和显示设备135。探 头(probe) 105和110耦合到信号输入通道，即通道1和通道2，以用于将实时信号信息耦 合到示波器。探头105和110可以是适合于分别检测来自被测设备(DUT)(未示出)的模拟 电压信号的任何常规电压或电流探头。这种探头由^Tektronix, Inc. , Beaverton, OR制造。示波器100中的信号通道的数目仅是示例性的且示波器100可以具有多于两个的信号 输入通道和相关联的采集电路。说明性地，通道1采集电路115和通道2采集电路120均包括模拟至数字转换电 路、触发电路、抽取(decimator)电路、支持采集存储器等。采集电路115和120用于以采 样速率来数字化被测的一个或多个信号以产生适合于被控制器125或处理电路130使用的 一个或多个相应采样流。采集电路115和120响应于从控制器125接收的命令而改变触发 条件、抽取功能和其他采集相关参数。采集电路115、120将其相应结果所得采样流传送到 控制器125。串行触发电路123被示为从整体触发系统分离，用于解释目的，其可以是通道1采 集电路115和通道2采集电路120的一部分。串行触发电路123接收由例如通道1探头 105采集的实时采样流信号，且对于某些应用，接收由例如通道2探头110采集的外部时钟 信号。串行触发电路123经由总线IM从控制器125的处理器140接收控制数据输入。触 发电路123包括用于在逐位误差检测中处理消隐基元的电路，这将在下文更详细地描述。控制器125用于处理由采集电路115和120提供的一个或多个采集的采样流 以生成与一个或多个采样流相关联的相应采样流数据。也就是，给定期望的每格(per division)时间和每格伏特(volt)显示参数，控制器125用于修改或栅格化(rasterize) 与采集的采样流相关联的原始数据以产生对应的波形数据，其具有期望的每格时间和每格 伏特参数。控制器125还可以对具有非期望的每格时间、每格伏特以及每格电流参数的波 形数据进行归一化以产生具有期望参数的波形数据。控制器125向处理电路130提供波形 数据以用于显示设备135上的后续呈现。处理电路130包括适合于将采集的采样流或波形数据转换成图像或视频信号的 数据处理电路，所述图像或视频信号被调适以提供视觉表象(例如，视频帧存储器、显示格 式化和驱动器电路等)。处理电路130可以包括显示设备135 (例如内置显示设备)或者(例 如经由视频驱动器电路)提供适合于被外部显示设备135使用的输出信号。图1的控制器125优选地包括处理器140、支持电路145和存储器155。处理器 140与常规支持电路145 (诸如电源、时钟电路、高速缓冲存储器等)以及帮助执行存储在存 储器155中的软件例程的电路协作。因此，可以预期，此处讨论的作为软件过程的一些过程 步骤可以在硬件内实施，例如，作为与处理器140协作以执行各个步骤的电路。控制器125 还与输入/输出(I/O)电路150对接。例如，I/O电路150可以包括小键盘、定点设备、触 摸屏或适于向控制器125提供用户输入和输出的其他装置。响应于这种用户输入，控制器 125调适采集电路115和120的操作以执行各种数据采集、触发、处理和显示通信，连同其它 功能。另外，用户输入可用于触发自动校验功能或者调适显示设备135、逻辑分析或其他数 据采集设备的其他操作参数。存储器155可以包括易失性存储器，诸如SRAM、DRAM、连同其它易失性存储器。存 储器155尤其还可以包括诸如盘驱动器或磁带介质之类的非易失性存储器设备，或者尤其 还可以包括诸如EPROM之类的可编程存储器。尽管图1的控制器125被描绘为被编程以执行根据本发明的各种控制功能的通用 计算机，但是本发明可以以诸如专用集成电路(ASIC)的硬件来实施。同样，意图使此处描 述的处理器125被广义地解释为可以等同地通过硬件、软件、或者其组合来执行。
本领域技术人员应当意识到，按照需要，还可以采用诸如信号缓冲电路、信号调节 电路等之类的标准信号处理组件(未示出)来实现此处描述的各种功能。例如，采集电路115 和120以足够高的速率采样被测信号以由控制器125或处理电路130实现适当处理。就这 方面而言，采集电路115和120根据由内部采样时钟发生器122提供的采样时钟来采样其 相应输入信号。图3是根据本发明实施例的具有消隐基元屏蔽电路的逐位误差检测电路200的框 图。与图2相似的元件在图3中以相同的标号标记。消隐基元屏蔽电路优选地是串行触发 电路123的一部分且包括输入202，其具有分别耦合到延迟电路204和消隐基元检测和处理 电路206的输出。该消隐基元检测和处理电路206具有耦合到比较器210和连续消隐基元 计数器沈4的第一输出以及耦合到存储器208的第二输出。存储器208的输出也耦合到比 较器210。延迟电路204的输出分别耦合到模式检测器212和比较器210。该模式检测器 212的一个输出分别耦合到消隐基元检测和处理电路206以及比较器210。该模式检测器 212的另一输出耦合到存储器208以及选择器218的输入。该选择器218的另一输入可以 耦合到比较器210或误差计数器214。该误差计数器214也被耦合以接收来自持续时间计 数器216的输出。在示波器100中，从探头105和110之一接收到的模拟信号被耦合到触发电路123 中的触发电平(level)比较器(未示出)。该触发电平比较器还接收触发电平信号。该触发 电平比较器产生耦合到输入202的触发电平偏移数字信号。在一个实施例中，所接收的模 拟信号是诸如串行ATA、PCI Express、光纤通道、USB3. 0等之类的串行通信信号，其具有用 于执行接收器极限测试的已知数据模式。在下面本发明的描述中，数据模式包括具有标记 为AB⑶…的4字符的40位模式的8B/10B编码数据。输入202是具有每时钟递送40位(2 字，每字2字符，每字符具有10位)的40位串行到并行架构的接收器。2字(此后被称为D 字)耦合延迟电路204和消隐基元检测和处理电路206的输入。输入202包括时钟恢复电 路，其恢复从接收的模拟信号得到的触发电平偏移数字信号中的时钟信号。时钟信号除以D 字的位计数(在该示例中为40)且被提供到消隐基元屏蔽电路和逐位误差检测电路200的 其他功能块以用于功能块的同步。延迟电路204将40位D字220延迟所选数目的时钟周期。在优选实施例中，40位 D字220被延迟10个时钟周期。应当注意，可以使用其他延迟值且此类延迟值可以被动态 地改变。经延迟的40位D字222被提供到比较器210和模式检测器212。模式检测器212被提供有比较器，其用于根据接收的经延迟的40位D字222检测 所选D字模式。参考图4，示出模式检测器212的简化图。经延迟的40位D字222被提供到 一系列比较器 250-1、250-2、250-3、250-4...250-11，其中每个比较器 250-1、250-2、250_3、 250-4…250-n接收被偏移一个字符的D字。例如，40位D字220是ABCD EFGH IJKL的模 式，其中4个字母的序列表示D字。输入202的触发偏移数字信号一般将不在模式的开端 处开始。在图4的示例中，模式以字符“C”开始。参考模式(在该示例中为“EFGH”)基于用 户输入被提供到模式检测器212且被提供到每一个比较器250。每个比较器250-1、250-2、 250-3,250-4··· 250-n接收D字，其中第一比较器250-1接收D字“CDEF”。比较器250-2接 收从初始字符“C”移位一个字符的D字，结果是D字“DETO”。比较器250-3接收从初始开 始字符“C”移位2个字符的D字，结果是D字“EFGH”。比较器250-4接收从初始开始字符“C”移位3个字符的D字，结果是D字“FGHI”。附加的比较器250被提供在模式检测器212 中以提供用于4字符D字的足够偏移(即，7个比较器)。每个比较器250-1、250-2、250-3、250-4…250-n具有40个并行的异或非门 (EXCLUSIVE-NOR gate),其中每个异或非门从参考模式“EFGH”接收一位且从经延迟的40 位D字接收一位。40个并行异或非门的输出被应用于与门(AND gate)的输入。与门的输 出耦合到或门(OR gate)252。要求比较器250-1、250-2、250-3、250_4…250-n之一的异或 非门的所有输出是逻辑高以指示参考模式和应用于该比较器的40位D字之间的匹配。与 门的输入上的逻辑高产生耦合到或门252的输入的逻辑高。应用于或门252的任何输入的 逻辑高在该或门的输出处生成逻辑高254。或门的逻辑高输出2M作为触发输出脉冲被提 供到选择器218且作为同步信号被提供到存储器208。存储器208存储可以是用户选择的用于接收器极限测试解决方案的工业标准模 式的参考数字化数据。存储器208可以是任何种类的存储器。例如，存储器208可以是动 态存储器、静态存储器、只读存储器、随机存取存储器等。存储器208可以被配置成存储包 括参考序列的参考数字化数据。例如，参考数字化数据可以是用户定义的模式、工业标准模 式等。参考序列可以是在整个重复模式内唯一的任何数据序列。在另一示例中，参考数字 化数据可以是伪随机位序列。参考序列可以是适合于伪随机模式的长度的特定1序列或0 序列。因此，如下面所描述的那样，参考数字化数据可以与经延迟的40位D字相比较以检 测接收的模拟信号中的误差。存储器208可以包括存储器控制器209。该存储器控制器209可以被配置成促使 存储器208响应于同步信号2M和来自消隐基元检测和处理电路206的地址信号而输出参 考数字化数据256。在一个实施例中，该存储器控制器209可以与存储器208集成。然而， 在另一实施例中，存储器控制器209可以从存储器208分离。例如，存储器控制器209可以 是示波器100的控制系统的一部分。响应于同步信号254，存储器208可以被配置成输出参考数字化数据256。输出参 考数字化数据256可以与经延迟的40位D字222适当地对准，以使得输出到比较器210的 参考数字化数据256可以是在经延迟的40位D字222中预期的数据。尽管参考序列可以 生成同步信号254，而参考序列可以是但并不需要是从存储器208输出的参考数字化数据 256的开端。例如，自参考序列的识别起可能已经过去一定时间量。可以适当地控制参考数 字化数据256的输出，以使得即使参考序列不再存在于经延迟的40位D字222中，也输出 对应于当前预期的数字化数据经延迟的40位D字222的适当参考数字化数据256。在一个 实施例中，同步信号2M可以反应这种偏移。参考图5，其示出表示经延迟的40位D字模式的表格。匹配参考模式触发序列 “EFGH”的经延迟的模式D字“EFGH”从经延迟的40位D字模式序列的开始偏移两个字符。 这种偏移表示了以字符“C”为初始开始的延迟40位D字模式序列和匹配参考模式触发序 列“EFGH”的以字符‘ ”为开始的经延迟的40位D字之间的相位差。该相位差需要在消隐 基元屏蔽电路中被偏移。模式检测器212生成耦合到比较器210和消隐基元检测和处理电 路206的两位相位同步信号258。相位同步信号258提供关于从采集的开始到模式触发序 列的开始的偏移量(相位差)的信息。消隐基元检测和处理电路206从输入202接收40位D字。消隐基元检测和处理电路206针对由DUT 10添加的消隐基元的存在而监视40位D字。当检测到消隐基元时， 消隐基元检测和处理电路206结合相位同步信号258生成动态消隐信号沈0。图6是示出 如图5所示添加有消隐基元BPO、BPU BP2和BP3的40位D字模式序列的表格。动态消隐 信号260耦合到比较器210以用于抑制在经延迟的40位D字222中的输入到比较器210 的消隐基元。消隐基元检测和处理电路206还响应于检测的消隐基元生成应用于存储器控 制209的停止寻址信号沈2以挂起(suspend)存储器控制器209中的存储器地址的生成。 挂起存储器地址生成防止存储器208在存在消隐基元期间向比较器210提供新的参考数字 化数据256。参考图7，其示出比较器210的内部组件的框图。比较器210具有多个单独的比较 器沘0-1、280-2、280-3、280-4，其中每个比较器280-1,280-2,280-3,280-4被配置成接收 来自存储器208的参考数字化数据256、来自延迟204的经延迟的40位D字222的子集、动 态消隐信号260以及相位同步信号。例如，子集⑶EF、DER；和EFGH表示经延迟的40位D字 222的不同部分。比较器210被配置成并行地比较参考数字化数据256的位与经延迟的40 位D字222的位。比较可以以各种方式执行。在一个实施例中，比较器210可以被配置成 并行地比较参考数字化数据256的位与经延迟的40位D字222的位。每个比较器观0_1、 280-2,280-3,280-4的输出是并行数据，从而指示经延迟的40位D字222的相关联位是否 匹配参考数字化数据256。比较器沘0-1、沘0-2、沘0-3、沘0-4的输出耦合到选择器沘2。该选择器282被配 置成从使用相位同步信号258的比较器观0-1、观0-2、观0-3、观0-4的输出中选择匹配的参 考数字化数据256和经延迟的40位D字的子集，以从比较器210生成位误差输出观4。因 而，所选的比较可以在相对于经延迟的40位D字222的多个位置中任何位置发生。尽管上 文已将参考数字化数据256的输出描述为在比较器212处对准到预期的经延迟的40位D 字222，但是经延迟的40位D字222的块的粒度(granularity )可以导致不在同时给出的 经延迟的40位D字222的参考序列跨越(spanning)部分。选择器282的位误差输出284 耦合到误差计数器214的输入和与非门观8。与非门观8生成耦合到选择器218的误差信 号观6。比较器210中的与非门观8的位置仅是示例性的。与非门288还可以位于误差计 数器214中，其中从误差计数器214提供结果所得的误差信号观6。参考图8，示出比较器观0-1、观0-2、观0-3、观0-4的更具体表示。每个比较器都具 有并行的异或非门300-1、300-2、300-3…300-n的集合。异或非门300-1、300_2、30(Κ>·· 300-η的输出耦合到对应或门302-1、302-2、302-3···302-η的一个输入。每个异或非门接收 参考数字化数据256的40位D字的一位以及经延迟的40位D字222的子集的一位。如果 在每个异或非门的输入处的位匹配，则逻辑高将被提供到对应或门302-1、302-2、302-3… 302-η的一个输入。如果在每个异或非门的输入处的位不匹配，则逻辑低将被提供到对应 或门 302-1、302-2、302-3…302-η 的一个输入。每个或门 302-1、302-2、302_3…302_η 也 被耦合以从消隐基元检测和处理电路206接收动态消隐信号沈0。该动态消隐信号260在 不存在消隐基元时为逻辑低且在存在消隐基元时为逻辑高。来自异或非门300-1、300-2、 300-3-300-η的逻辑输出在经延迟的40位D字222的子集的位与参考数字化数据的位匹 配时为逻辑高，且在经延迟的40位D字222的子集的位与参考数字化数据的位不匹配时为 逻辑低。当动态消隐信号260为低时，或门302-1、302-2、302-3···302-η的输出与对应异或非门300-1、300-2、300-3…300-n的输出相同。当经延迟的40位D字222具有消隐基元 时，依赖于该消隐基元的位的逻辑电平是否匹配该消隐基元之前的模式数据的位，异或非 门300-1、300-2、300-3···300-η的输出可以是逻辑高或逻辑低。如前所述，消隐基元的存在 促使存储器控制器209挂起存储器地址的生成，从而导致从存储器208输出的最后模式数 据处于比较器210的输入处。在存在消隐基元时，动态消隐信号260是逻辑高。逻辑高动 态消隐信号260迫使或门302-1、302-2、302-3···302-η的输出为逻辑高。迫使或门302-1、 302-2、302-3···302-η的输出为逻辑高防止误差检测器214将消隐基元的任何位计数为位 误差。或门302-1、302-2、302-3···302-η的输出经由选择器282耦合到误差计数器214。 该误差计数器214可以包括电路，诸如前述多输入与非门观8，其从选择器282接收位误 差输出，且在到所选比较器^0-U80U80U80-n的每一个异或非门300_1、300_2、 300-3···300-η的参考数字化数据256的位与经延迟的40位D字输入222的子集的位匹配时 或者在存在动态消隐信号时生成逻辑低。与非门288在到所选比较器观0-1、观0-2、观0-3、 280-4的每一个异或非门300-1、300-2、300-3…300-n的参考数字化数据256的位之一与 经延迟的40位D字输入222的子集的位之一不匹配并且不存在动态消隐信号沈0时产生 逻辑高。误差计数器214中的附加电路可以被配置成执行40位D字输出284的各种分析。 例如，如稍后进一步描述的那样，误差计数器214可以被配置成指示任何位是否具有误差、 计数误差的数目、指示一个或多个误差位的位置、指示误差率等。正确运行的接收器DUT 10被设计为具有最大数目的连续消隐基元。如果超过了 连续消隐基元的最大数目，则指示DUT 10没有正确运行。本发明包括连续消隐基元计数器 264，其被耦合以从消隐基元检测和处理电路206接收动态消隐信号260且从输入202接收 时钟。连续消隐基元计数器264使用时钟来计数在从接收的模拟信号得到的触发电平偏移 数字信号中存在的消隐基元的连续出现。连续消隐基元计数器264在出现非消隐基元D字 时被复位为0。连续出现的消隐基元的最大计数被存储在最大连续消隐基元寄存器266中。 优选地，在数字示波器100的显示设备135上显示最大连续消隐基元计数。而且，示波器100可以包括耦合到误差计数器214的持续时间(duration)计数器 216。持续时间计数器216可以被配置成复位误差计数器214、使能(enable)误差计数器 214等。持续时间计数器216还可以被配置成输出持续时间。例如，持续时间计数器216可 以被使能达特定时间量。可替换地，持续时间计数器216可以被使能达无限时间量。因此， 消逝的时间可用于计算误差率、选通(gate)某一时间段上的误差检测等。在另一实施例中，持续时间计数器216可以被配置成计数消逝(elapsed)位的数 目。在另一实施例中，持续时间计数器216可以被配置成接收与40位D字220相关联的时 钟信号。因而，持续时间计数器216可以确定消逝位的数目。因此，可以计算误差率，诸如 每消逝位的误差位。而且，持续时间计数器216可以被配置成测量与40位D字220相关联的任何跨越。 即，如上所述，位的数目和时间可以用于误差分析中。然而，可以使用诸如帧数、码字数等之 类的其他因素。误差信号286和触发输出脉冲2M被输入到选择器218。选择器218可以被配置 成从误差信号观6、触发输出脉冲254以及多个其他触发事件中进行选择以输入到触发器MUX。尽管来自模式检测器212的触发输出脉冲2M和误差信号观6已被描述为被输入到 选择器218，但是触发输出脉冲2M和/或误差信号286可以被供应到触发系统，而不从其 他触发信号中进行选择。因此，因为误差信号286可用于触发系统，所以示波器100的采集可以响应于误差 信号286而被触发。例如，可以在发生单个误差、多个误差、40位D字220内的特定位置中 的误差等等时触发采集。因此，用户可以将注意力放在40位D字220的误差部分。尽管已经使用示波器描述了本发明，但应当理解，可以在其他类型的测试和测量 仪器上实施本发明。而且，尽管已关于特定数据结构和数据标准描述了本发明，但应当意识 到，可以使用其他类型的数据结构和数据标准来实施本发明。对于本领域技术人员而言显而易见的是，可以对本发明的上述实施例的细节做出 很多改变而不偏离其基本原理。因此，本发明的范围应该仅由随后的权利要求确定。
权利要求
1.一种消隐基元屏蔽电路，包括存储器，用于存储参考数据且包括生成存储器地址以输出参考数据的存储器控制器；延迟电路，用于接收具有消隐基元的并行数据且生成经延迟的并行数据；模式检测器，用于接收经延迟的并行数据和所选数据模式，且响应于在经延迟的并行 数据中对所选数据模式的检测而生成同步信号以及生成表示经延迟的并行数据与所选数 据模式之间的相位差的相位同步信号；检测器，用于接收并行数据和相位同步信号，且检测并行数据中的消隐基元的出现，其 中该检测器生成用于抑制检测的消隐基元的第一输出信号以及耦合到存储器以用于在消 隐基元出现期间抑制从存储器控制器生成存储器地址的第二输出信号；以及比较器，用于接收来自存储器的参考数据、来自延迟电路的经延迟的并行数据、相位差 信号以及来自检测器的第一输出信号，且在来自检测器的第一输出信号指示在并行数据中 不存在消隐基元时生成位误差输出且在第一输出信号指示在并行数据中存在消隐基元时 抑制位误差输出的生成。
2.根据权利要求1所述的消隐基元屏蔽电路，还包括计数器，该计数器被耦合以接收 来自检测器的第一输出信号和时钟信号，以及根据连续消隐基元期间的时钟数目生成连续 消隐基元的计数。
3.根据权利要求2所述的消隐基元屏蔽电路，还包括寄存器，该寄存器从计数器接收 计数且存储连续消隐基元的最大计数。
4.根据权利要求1所述的消隐基元屏蔽电路，还包括输入，该输入接收具有嵌入时钟 信号的串行数字数据且恢复嵌入的时钟信号，且生成具有所选并行位数目的并行数据以及 通过将恢复的时钟信号除以等于所选并行位数目的值而得到的时钟信号。
5.根据权利要求1所述的消隐基元屏蔽电路，当比较器还包括多个比较器时，其中每 个比较器接收参考数据、经延迟的并行数据的子集以及来自检测器的第一输出信号，且在 参考数据的位与经延迟的并行数据的位失配时生成位误差输出。
6.根据权利要求5所述的消隐基元屏蔽电路，当比较器还包括选择器时，该选择器从 所述多个比较器接收位误差输出和相位同步信号以用于选择性地输出来自所述多个比较 器中的比较器的、对应于经延迟的并行数据与所选数据模式之间的相位差的位误差输出。
7.根据权利要求5所述的消隐基元屏蔽电路，当所述多个比较器中的每个比较器包 括逻辑电路时，该逻辑电路接收参考数据、经延迟的并行数据和检测器的第一输出信号，且 在对应于经延迟的数据的位的参考数据的位失配且来自检测器的第一输出信号指示在并 行数据中不存在消隐基元时生成位误差输出。
8.根据权利要求5所述的消隐基元屏蔽电路，当所述多个比较器中的每个比较器包 括逻辑电路时，该逻辑电路接收参考数据、经延迟的并行数据和检测器的第一输出信号，且 在对应于经延迟的数据的位的参考数据的位失配且来自检测器的第一输出信号指示在并 行数据中存在消隐基元时抑制位误差输出。
9.根据权利要求6所述的消隐基元屏蔽电路，当比较器还包括电路时，该电路从选择 器接收位误差输出且生成误差信号。
10.根据权利要求9所述的消隐基元屏蔽电路，其中接收位误差输出的电路是与非门。
11.根据权利要求6所述的消隐基元屏蔽电路，还包括误差计数器，该误差计数器从 选择器接收位误差输出且生成误差信号。
12.根据权利要求11所述的消隐基元屏蔽电路，其中所述误差计数器包括接收位误 差输出的与非门。
全文摘要
本发明涉及消隐基元屏蔽电路。一种消隐基元屏蔽电路具有接收包含消隐基元的数据的检测和处理电路。该检测和处理电路在检测到消隐基元时生成动态消隐信号。接收的数据被延迟且被提供到模式检测器，其成提供到存储器的同步信号和提供到检测和处理电路以及比较器的相位同步信号。该比较器接收来自存储器的参考数据、经延迟的数据以及动态消隐信号。该比较器将参考数据与经延迟的数据进行比较且在不存在来自检测和处理电路的动态消隐信号时从失配的参考数据位和经延迟的数据位生成位误差输出，且在消隐基元处于延迟数据中且存在动态消隐信号时抑制位误差输出的生成。
文档编号G01R13/02GK102128954SQ20101059398
公开日2011年7月20日 申请日期2010年12月17日 优先权日2009年12月19日
发明者T. 特兰 Q. 申请人:特克特朗尼克公司
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