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专利名称：测试时钟装置及测试方法
技术领域：
本发明涉及时钟测试技术，尤其涉及一种测试时钟装置及测试方法。
背景技术：
时钟对于各种通信芯片来说是必不可少的部分，例如各种通信接口的同步数据的传输都离不开时钟。通常，通信芯片的时钟来源于通信芯片外围输入的源时钟，并通过芯片内部的时钟电路进行分频或倍频后产生的。通信芯片对时钟的电压幅度和频率范围有一定要求，当时钟的电压幅度和频率均在所要求的范围内时，通信芯片可以正常工作。对于各种通信芯片来说，通过芯片测试流程确认通信芯片的质量是通信产品制造过程中一道必须的程序，而时钟在芯片测试过程中也是必不可少的。现有芯片测试方法通常是在保证时钟的电压幅度和频率在芯片所要求的范围内的条件下，来对通信芯片进行性能和功能测试。但是，通信芯片的性能和功能不仅体现在其时钟处于正常工作范围内时的表现， 通信芯片在各种时钟极限条件下的表现也能反映该通信芯片的性能和功能。因此，还需要在时钟极限条件下对通信芯片的性能和功能进行测试，而如何产生时钟极限条件成为对芯片测试过程中急需解决的问题。

发明内容
本发明提供一种测试时钟装置及测试方法，用以提供时钟极限测试条件，以更加全面地对芯片的性能和功能进行测试。本发明提供一种测试时钟装置，包括上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为所述待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于分别调整所述上限时钟信号和所述下限时钟信号的电压幅度；选通切换电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于将所述上限时钟信号和所述下限时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试。本发明提供一种应用本发明提供的测试时钟装置的测试方法，包括选通切换电路控制选通上频偏时钟电路或下频偏时钟电路，以向待测芯片提供上限时钟信号或下限时钟信号，电压调整电路调整被所述选通切换电路选通的时钟电路，以调整所述上限时钟信号或所述下限时钟信号的电压幅度；在所述上限时钟信号或所述下限时钟信号被调整到的电压幅度下对所述待测芯片进行测试，并获取测试结果。
本发明提供的测试时钟装置及测试方法，通过上频偏时钟电路和下频偏时钟电路产生频率分别为待测芯片限定的时钟频率上下限值的上限时钟信号和下限时钟信号，并通过选通切换电路选通上频偏时钟电路和下频偏时钟电路之一，将上限时钟信号和下限时钟信号其中之一提供给待测芯片，进而通过电压调整电路对选通的时钟电路输出的时钟信号的电压幅度进行调节，从而提供各种极限时钟信号，使得可以在时钟极限条件下对待测芯片进行测试，从而更加全面的对待测芯片进行测试。


为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明一实施例提供的测试时钟装置的结构示意图；图2为本发明另一实施例提供的测试时钟装置的结构示意图；图3A为本发明一实施例提供的上频偏时钟电路11的实现结构示意图；图;3B为本发明一实施例提供的下频偏时钟电路12的实现结构示意图；图3C为本发明一实施例提供的标准时钟电路15的实现结构示意图；图3D为本发明一实施例提供的选通切换电路14的实现结构示意图；图3E为本发明又一实施例提供的测试时钟装置的结构示意图；图4为本发明一实施例提供的测试方法的流程图；图5为本发明又一实施例提供的测试方法的流程图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1为本发明一实施例提供的测试时钟装置的结构示意图。如图1所示，本实施例的装置包括上频偏时钟电路11、下频偏时钟电路12、电压调整电路13和选通切换电路 14。上频偏时钟电路11，用于产生频率值为待测芯片10所限定的时钟频率的上限值的上限时钟信号。下频偏时钟电路12，用于产生频率值为待测芯片10所限定的时钟频率的下限值的下限时钟信号。电压调整电路13，与上频偏时钟电路11和下频偏时钟电路12连接，用于分别调整上限时钟信号和下限时钟信号的电压幅度。选通切换电路14，与上频偏时钟电路11和下频偏时钟电路12连接，用于将上限时钟信号和下限时钟信号其中之一提供给待测芯片10，以对待测芯片10进行测试。通常，每款待测芯片10对其时钟信号都会有一定的要求，最为常见的是对时钟信号的电压幅度和时钟频偏有一定的要求。在数字电路中存在两种逻辑0和1，表示0的电平称为低电平，表示1的电平称为高电平，数字电路中的高电平和低电平被称为逻辑电平。时钟的电压幅度是指时钟信号在数字电路中的逻辑电平。例如一款通信芯片对其时钟信号的电压幅度的要求为低电平范围为-0.3伏(V)到0. 8V，高电平范围为2. OV到3. 6V，这就限定出了低电平幅度的下限值(例如-0. 3V)和其上限值(例如0. 8V)，以及高电平幅度的下限值(例如2. 0V)和其上限值(例如3. 6V)。时钟信号是按照一定的电压幅度，以一定时间间隔连续发出的脉冲信号。脉冲信号之间的时间间隔称为周期，而将在单位时间(例如1秒)内所产生的脉冲信号个数称为频率。频率的标准计量单位是赫兹(Hz)。由于时钟信号也是脉冲信号，所以时钟信号也存在频率这一特性参数，而时钟频偏是指在时钟电路的实际实现中因为电路器件参数差异、环境差异而使时钟电路标称频率向两侧的漂移，时钟频偏可能是正偏移，也可能是负偏移。其中，时钟频偏=(时钟实际频率-时钟标称频率)/时钟标称频率*106(十万分之几)(part per million ；简称为ppm)。例如一款通信芯片对其时钟信号的频偏要求为 25MHz+/-20ppm，这也就限定出了该款通信芯片时钟频率的上限值为25MHz+20ppm，时钟频率的下限值为25MHz-20ppm。本实施例的测试时钟装置主要用于对待测芯片10 (主要是指通信芯片)进行性能测试，更为具体的是提供对待测芯片10进行测试时的时钟极限条件。具体的，当待测芯片 10确定后，根据待测芯片10对其时钟信号的要求(通常会在芯片手册中给出)就可以获取待测芯片10限定出的时钟频率的上限值、时钟频率的下限值、电压幅度上限值以及电压幅度下限值等。而本实施例的上频偏时钟电路11提供频率与时钟频率的上限值相同的时钟信号(即上限时钟信号)，再通过电压调整电路13对上限时钟信号的电压幅度进行调节，可以使上限时钟信号的电压幅度达到电压幅度上限值或下限值。其中，当上限时钟信号的电压幅度达到电压幅度上限值时，输入待测芯片10的时钟信号将是电压幅度和时钟频率均为最大极限值的时钟信号。当上限时钟信号的电压幅度达到电压幅度下限值时，输入待测芯片10的时钟信号将是电压幅度为最小极限值、时钟频率为最大极限值的时钟信号。进一步，本实施例的下频偏时钟电路12提供频率与时钟频率的下限值相同的时钟信号(即下限时钟信号)，再通过电压调整电路13对下限时钟信号的电压幅度进行调节， 可以使下限时钟信号的电压幅度达到电压幅度上限值或下限值。其中，当下限时钟信号的电压幅度达到电压幅度上限值时，输入待测芯片10的时钟信号将是电压幅度为最大极限值、时钟频率均为最小极限值的时钟信号。当下限时钟信号的电压幅度达到电压幅度下限值时，输入待测芯片10的时钟信号将是电压幅度和时钟频率均为最小极限值的时钟信号。基于上述，本实施例的测试时钟装置通过选通切换电路14分别选通上频偏时钟电路11和下频偏时钟电路12，以分别将上限时钟信号(包括电压幅度分别为电压幅度最大值和电压幅度最小值的上限时钟信号)和下限时钟信号(包括电压幅度分别为电压幅度最大值和电压幅度最小值的下限时钟信号)提供给待测芯片10，以达到向待测芯片10提供极限时钟测试条件的目的，进而使得更加全面的对待测芯片进行测试。由上述可见，本实施例的测试时钟装置，通过上频偏时钟电路、下频偏时钟电路、 电压调整电路和选通切换电路可以提供各种极限时钟信号，使得可以在极限时钟条件下对待测芯片进行测试，实现更加全面的对待测芯片进行测试的目的。图2为本发明另一实施例提供的测试时钟装置的结构示意图。本实施例基于图1 所示实施例实现，如图2所示，本实施例的测试时钟装置还包括标准时钟电路15。
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标准时钟电路15，与选通切换电路14连接，用于产生频率值在待测芯片10所限定的时钟频率正常范围内的标准时钟信号。其中，介于时钟频率的上限值和时钟频率的下限值之间的时钟频率值可视为时钟频率正常范围，例如假设一款通信芯片对其时钟信号的频偏要求为25MHz+/-20ppm，则该款通信芯片时钟频率的上限值为25MHz+20ppm，时钟频率的下限值为25MHz-20ppm，介于25MHz-20ppm和25MHz+20ppm之间的频率值即为该款通信芯片所要求的时钟频率的正常范围。在该举例中，本实施例的标准时钟电路15用于产生频率值在25MHz-20ppm和25MHz+20ppm之间的时钟信号(即标准时钟信号)。进一步说明，本实施例的标准时钟电路15即为各种通信芯片的板上时钟，其所输出的标准时钟信号的电压幅度介于电压幅度上限值和电压幅度下限值之间，即通信芯片正常工作所需的电压幅度。进一步，本实施例的选通切换电路14将用于将上频偏时钟电路11输出的上限时钟信号、下频偏时钟电路12输出的下限时钟信号和标准时钟电路15输出的标准时钟信号其中之一提供给待测芯片10。本实施例的测试时钟装置除了向待测芯片提供极限时钟条件之外，还可以向待测芯片提供标准时钟信号，使得通过本实施例的测试时钟装置可以同时完成对待测芯片在各种时钟条件下的性能和功能测试。即采用本实施例的测试时钟装置对待测芯片进行性能和功能测试，可以简化测试操作、提高测试效率。进一步，本实施例的标准时钟电路15还可以与电压调整电路13连接。这样，电压调整电路13可以对标准时钟电路15进行调节，除了向待测芯片10提供电压幅度在正常范围内的标准时钟信号之外，还可以提供频率值在正常范围内而电压幅度为电压幅度上限值或下限值的标准时钟信号，以在该时钟信号下对待测芯片10做进一步测试，进一步提高测试待测芯片10时的测试性能。图3A为本发明一实施例提供的上频偏时钟电路11的实现结构示意图。如图3A 所示，本实施例的上频偏时钟电路11包括上频偏晶振芯片111、第一上拉电阻112、第一滤波电容113和第二滤波电容114。其中，第一滤波电容113和第二滤波电容114构成第一滤波子电路，但并不限于此。其中，上频偏晶振芯片111的晶振频率为待测芯片10所限定的时钟频率的上限值。如图3A所示，上频偏晶振芯片111包括四个引脚，分别为第一上拉引脚D0WN1、第一电源引脚VCC1、第一时钟输出引脚CLKl和第一地引脚GND1。第一上拉引脚DOWm为上频偏晶振芯片111的输出使能控制引脚，第一上拉引脚Dowm被悬空或上拉到第一电源引脚VCCi 均可以使上频偏晶振芯片111有效输出上限时钟信号。第一电源引脚VCCl为上频偏晶振芯片111的电源输入引脚，用于接收外部电压信号。具体的，第一上拉电阻112连接于第一上拉引脚DOWNl和第一电源引脚VCCl之间，用于将第一上拉引脚DOWNl上拉至第一电源引脚VCCl ；其中根据上频偏晶振芯片111 的不同，第一上拉电阻112的阻值会不同，例如第一上拉电阻112可以为4700欧姆的电阻。第一滤波电容113和第二滤波电容114并联于第一电源引脚VCCl和第一地引脚GNDl 之间，用以在上频偏晶振芯片111起振时对第一电源引脚VCCl上的驱动电压进行滤波；其中，根据具体滤波要求可以适应性选择滤波电容的容值和个数。电压调整电路13与第一电源引脚VCCl连接，用于向上频偏晶振芯片111提供驱动电压，并通过该变自身输出的驱动电压的大小来达到调节上频偏时钟电路11输出的上限时钟信号的电压幅度的目的。其中，第一时钟输出引脚CLKl即为上频偏时钟电路11的上限时钟信号输出端，选通切换电路14 与第一时钟输出引脚CLKl连接，用于接收上限时钟信号。在本实施例中，所选晶振芯片本身不带有驱动电压，用于通过电压调整电路13来获取驱动电压，即电压调整电路13还具有向上频偏晶振芯片111提供驱动电压的作用。在此说明，凡是晶振频率可以满足待测芯片10所限定的时钟频率的上限值的各种晶振芯片均可作为本实施例的上频偏晶振芯片111。由于不同晶振芯片的实现结构不同， 其外围电路也不一样，但其实现原理基本相同。本实施例采用晶振芯片实现上频偏时钟电路的方式具有实现结构简单，所提供晶振频率准确性较高的优点。图;3B为本发明一实施例提供的下频偏时钟电路12的实现结构示意图。如图:3B 所示，本实施例的下频偏时钟电路12包括下频偏晶振芯片121、第二上拉电阻122、第三滤波电容123和第四滤波电容124。其中，第三滤波电容123和第四滤波电容IM构成第二滤波子电路，但并不限于此。其中，下频偏晶振芯片121的晶振频率为待测芯片10所限定的时钟频率的下限值。如图:3B所示，下频偏晶振芯片121包括四个引脚，分别为第二上拉引脚D0WN2、第二电源引脚VCC2、第二时钟输出引脚CLK2和第二地引脚GND2。第二上拉引脚D0WN2为下频偏晶振芯片121的输出使能控制引脚，第二上拉引脚D0WN2被悬空或上拉到第二电源引脚VCC2 均可以使下频偏晶振芯片121有效输出下限时钟信号。第二电源引脚VCC2为下频偏晶振芯片121的电源输入引脚，用于接收外部电压信号。具体的，第二上拉电阻122连接于第二上拉引脚D0WN2和第二电源引脚VCC2之间，用于将第二上拉引脚D0WN2上拉至第二电源引脚VCC2 ；其中根据下频偏晶振芯片121 的不同，第二上拉电阻122的阻值会不同，例如第二上拉电阻122可以为4700欧姆的电阻。第三滤波电容123和第四滤波电容IM并联于第二电源引脚VCC2和第二地引脚GND2 之间，用以在下频偏晶振芯片121起振时对第二电源引脚VCC2上的驱动电压进行滤波；其中，根据具体滤波要求可以适应性选择滤波电容的容值和个数。电压调整电路13与第二电源引脚VCC2连接，用于向下频偏晶振芯片121提供驱动电压，并通过调节自身输出的驱动电压的大小来达到调节下频偏时钟电路12输出的下限时钟信号的电压幅度的目的。其中， 第二时钟输出引脚CLK2即为下频偏时钟电路12的下限时钟信号输出端，选通切换电路14 与第二时钟输出引脚CLK2连接，用于接收下限时钟信号。在本实施例中，所选晶振芯片本身不带有驱动电压，用于通过电压调整电路13来获取驱动电压，即电压调整电路13还具有向下频偏晶振芯片121提供驱动电压的作用。在此说明，凡是晶振频率可以满足待测芯片10所限定的时钟频率的下限值的各种晶振芯片均可作为本实施例的下频偏晶振芯片121。由于不同晶振芯片的实现结构不同， 其外围电路也不一样，但其实现原理基本相同。本实施例采用晶振芯片实现下频偏时钟电路的方式具有实现结构简单，所提供晶振频率准确性较高的优点。图3C为本发明一实施例提供的标准时钟电路15的实现结构示意图。如图3C所示，本实施例的标准时钟电路15包括标准晶振芯片151、第三上拉电阻152、第五滤波电容 153和第六滤波电容154。其中，第五滤波电容153和第六滤波电容巧4构成第三滤波子电
其中，标准晶振芯片151的晶振频率在待测芯片10所限定的时钟频率的正常范围内。如图3C所示，标准晶振芯片151包括四个引脚，分别为第三上拉引脚D0WN3、第三电源引脚VCC3、第三时钟输出引脚CLK3和第三地引脚GND3。第三上拉引脚D0WN3为标准晶振芯片151的输出使能控制引脚，第三上拉引脚D0WN3被悬空或上拉到第三电源引脚VCC3均可以使标准晶振芯片151有效输出标准时钟信号。第三电源引脚VCC3为标准晶振芯片151 的电源输入引脚，用于接收外部电压信号。具体的，第三上拉电阻152连接于第三上拉引脚D0WN3和第三电源引脚VCC3之间，用于将第三上拉引脚D0WN3上拉至第三电源引脚VCC3 ；其中根据标准晶振芯片151的不同，第三上拉电阻152的阻值会不同，例如第三上拉电阻152可以为4700欧姆的电阻。 第五滤波电容153和第六滤波电容巧4并联于第三电源引脚VCC3和第三地弓I脚GND3之间， 用以在标准晶振芯片151起振时对第三电源引脚VCC3上的驱动电压进行滤波；其中，根据具体滤波要求可以适应性选择滤波电容的容值和个数。第三电源引脚VCC3，与一外部电源 (未示出)连接，用于向标准晶振芯片151提供驱动电压；由于标准时钟电路15可以为待测芯片10的板上时钟，因此，该外部电源可以采用向待测芯片10提供电压信号的电源系统。 其中，第三时钟输出引脚CLK3即为标准时钟电路15的标准时钟信号输出端，选通切换电路 14与第三时钟输出引脚CLK3连接，用于接收标准时钟信号。在本实施例中，所选中的晶振芯片本身不带有驱动电压，需要外部来驱动，但并不限于此。在此说明，凡是晶振频率可以满足待测芯片10所限定的时钟频率正常范围的各种晶振芯片均可作为本实施例的标准晶振芯片151。由于不同晶振芯片的实现结构不同， 其外围电路也不一样，但其实现原理基本相同。另外，除了该实施方式之外，标准晶振芯片 151也可采用其他的实现方式。进一步，与第三电源引脚VCC3连接的外部电源可以为电压调整电路13，即第三电源引脚VCC3与电压调整电路13连接，则电压调整电路13也可以对标准时钟电路15进行调整，以调整标准时钟信号的电压幅度，从而使得除了向待测芯片10提供频率和电压幅度均在待测芯片10所需范围之内的时钟信号之外，还可以提供频率在待测芯片10所需范围之内而电压幅度分别为电压幅度上限值或下限值的时钟信号，以更加全面的对待测芯片10 进行性能和功能测试。本实施例采用晶振芯片实现标准时钟电路的方式具有实现结构简单，所提供晶振频率准确性较高的优点。图3D为本发明一实施例提供的选通切换电路14的实现结构示意图。如图3D所示，本实施例的选通切换电路14包括第一输入端141、第二输入端142、第三输入端143、 第一输出端144、第二输出端145、第三输出端146和选择控制端147。其中，第一输入端141与上频偏时钟电路11连接，具体是与图3A所示第一时钟输出引脚CLKl连接；另外，第一输入端141还通过选择控制端147与第一输出端144连接。 第二输入端142与下频偏时钟电路12连接，具体是与图:3B所示第二时钟输出引脚CLK2连接；另外，第二输入端142还通过选择控制端147与第二输出端145连接。第三输入端143 与标准时钟电路15连接，具体是与图3C所示第三时钟输出引脚CLK3连接；另外，第三输入端143还通过选择控制端147与第三输出端146连接。第一输出端144、第二输出端145和第三输出端146分别与待测芯片10连接，用于向待测芯片10提供测试用电压信号。其中，选择控制端147用于控制第一输入端141与第一输出端144、第二输入端 142与第二输出端145和第三输入端143与第三输出端146其中之一导通，即实现将上限时钟信号、下限时钟信号和标准时钟信号其中之一提供给待测芯片10。在本实施例中，默认情况下选择控制端147控制第三输入端143与第三输出端146 导通，以与产品设计的原始实现相一致。其中，选通控制信号可以由处理器输出，也可以采用逻辑器件输出。具有上述结构的选通切换电路14可以采用可编程逻辑芯片或者选通逻辑芯片实现。除此之外，本实施例的选通切换电路14还可以是一选通开关，具体为一三路选通开关。图3E为本发明又一实施例提供的测试时钟装置的结构示意图。在本实施例中，测试时钟装置具体由图3A-图3D所示电路结构构成，其具体连接关系不在赘述，详见图3E所
7J\ ο本实施例的测试时钟装置通过晶振芯片和简单的逻辑电路实现，只需进行不同时钟源间的切换操作即可实现幅度和频偏的调整输出，不需要通过获取板上时钟源，再通过大量的处理器和逻辑器件对时钟源进行复杂的数字处理后输出需要的电压幅度时钟信号， 也不需要通过大量的处理器和逻辑器件对时钟源进行复杂的编辑变化输出需要频率的时钟信号，因此具有电路结构实现简单，成本低的优点。图4为本发明一实施例提供的测试方法的流程图。本实施例基于图1-图3E任一所示的测试时钟电路实现，本实施例的方法包括步骤401、选通切换电路控制选通上频偏时钟电路，向待测芯片提供上限时钟信号。具体的，选通切换电路选通上频偏时钟电路，将上频偏时钟电路和待测芯片相连接，以将上频偏时钟电路输出的上限时钟信号输入待测芯片，以在时钟频率上限条件下对待测芯片进行性能和功能测试。步骤402、电压调整电路调整上频偏时钟电路，以调整上限时钟信号的电压幅度。具体的，当需要在极限时钟条件下对待测芯片进行测试时，电压调整电路可以将上限时钟信号的电压幅度调整到待测芯片所限定的电压幅度上限值(例如低电平的上限值或高电平的上限值)或下限值(例如低电平的下限值或高电平的下限值)。步骤403、在上限时钟信号被调整到的电压幅度下对待测芯片进行测试，并获取测试结果。当电压调整电路将上限时钟信号的电压幅度调整到待测芯片所限定的电压幅度上限值时，可以在电压幅度和时钟频率均为最大极限值的条件下对待测芯片进行性能和功能测试。当电压调整电路将上限时钟信号的电压幅度调整到待测芯片所限定的电压幅度下限值时，可以在电压幅度为最小极限值而时钟频率为最大极限值的条件下对待测芯片进行性能和功能测试。步骤404、选通切换电路控制选通下频偏时钟电路，以向待测芯片提供下限时钟信号。进一步，选通切换电路选通下频偏时钟短路，使下频偏时钟电路与待测芯片相连接，将下频偏时钟电路输出的下限时钟信号输入待测芯片，以在时钟频率下限条件下对待测芯片进行性能和功能测试。步骤405、电压调整电路调整下频偏时钟电路，以调整下限时钟信号的电压幅度。具体的，当需要在极限时钟条件下对待测芯片进行测试时，电压调整电路可以将下限时钟信号的电压幅度调整到待测芯片所限定的电压幅度上限值或下限值。步骤406、在下限时钟信号被调整到的电压幅度下对待测芯片进行测试，并获取测
试结果。当电压调整电路将下限时钟信号的电压幅度调整到待测芯片所限定的电压幅度上限值时，可以在电压幅度为最大极限值而时钟频率均为最小极限值的条件下对待测芯片进行性能和功能测试。当电压调整电路将上限时钟信号的电压幅度调整到待测芯片所限定的电压幅度下限值时，可以在电压幅度和时钟频率均为最小极限值的条件下对待测芯片进行性能和功能测试。其中，在本实施例中，步骤401-步骤403和步骤404-步骤406的执行顺序并不做限定。另外，还需说明，本实施例提供的步骤401-步骤406仅为对待测芯片在极限时钟条件下进行测试的一种举例，并不限于此。例如根据实际测试需求，该极限时钟测试方法还可以仅包括上述步骤401-步骤403，以在时钟频率为最大极限值的条件下进行测试。又例如根据实际测试需求，该极限时钟测试方法还可以仅包括步骤404-步骤406，以在时钟频率为最小极限值的条件下进行测试。本实施例的测试方法，采用上述实施例提供的测试时钟电路实现，可以在各种极限时钟条件下对待测芯片进行性能和功能测试，具有测试过程简单、测试效率高、测试成本低的优点。进一步，如图5所示，本实施例的测试方法还包括步骤407、通切换电路选通标准时钟电路，以向待测芯片提供标准时钟信号。步骤408、在标准时钟信号的条件下，对待测芯片进行测试，并获取测试结果。其中，上述步骤401-步骤403、步骤404-步骤406、步骤和407-步骤408的执行顺序并不做限定。进一步，当标准时钟电路与电压调整电路连接时，在通切换电路选通标准时钟电路之后，电压调整电路调整标准时钟电路，以调整标准时钟信号的电压幅度，并在标准时钟信号被调整到的电压幅度下对待测芯片进行测试，并获取测试结果。其中，标准时钟信号被调整到的电压幅度主要是指被调整到待测芯片所限定的电压幅度的上限值或下限值。基于此，除了可以在频率和电压幅度均在待测芯片所需范围之内的时钟信号下对待测芯片进行测试之外，还可以在频率在待测芯片所需范围之内而电压幅度分别为待测芯片所限定的电压幅度的上限值和下限值的时钟信号下对待测芯片进行性能和功能测试。本实施例的测试方法在实现在极限时钟条件下对待测芯片进行性能和功能测试的同时，还可以在正常时钟条件下对待侧芯片进行测试，具有测试操作简单、测试效率高、 测试成本低的优势。本领域普通技术人员可以理解实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。 最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1.一种测试时钟装置，其特征在于，包括上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为所述待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于分别调整所述上限时钟信号和所述下限时钟信号的电压幅度；选通切换电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于将所述上限时钟信号和所述下限时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试ο
2.根据权利要求1所述的测试时钟装置，其特征在于，还包括标准时钟电路，与所述选通切换电路连接，用于产生频率值在所述待测芯片所限定的时钟频率正常范围内的标准时钟信号；所述选通切换电路，还用于将所述上限时钟信号、所述下限时钟信号和所述标准时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试。
3.根据权利要求1或2所述的测试时钟装置，其特征在于，所述上频偏时钟电路包括 晶振频率为所述时钟频率的上限值的上频偏晶振芯片、第一上拉电阻、第一滤波子电路；所述上频偏晶振芯片包括第一上拉引脚、第一电源引脚、第一时钟输出引脚和第一地引脚；所述第一上拉电阻连接于所述第一上拉引脚和所述第一电源引脚之间；所述第一滤波子电路连接于所述第一电源引脚和所述第一地引脚之间；所述电压调整电路与所述第一电源引脚连接；所述选通切换电路与所述第一时钟输出引脚连接。
4.根据权利要求1或2所述的测试时钟装置，其特征在于，所述下频偏时钟电路包括 晶振频率为所述时钟频率的下限值的下频偏晶振芯片、第二上拉电阻、第二滤波子电路；所述下频偏晶振芯片包括第二上拉引脚、第二电源引脚、第二时钟输出引脚和第二地引脚；所述第二上拉电阻连接于所述第二上拉引脚和所述第二电源引脚之间；所述第二滤波子电路连接于所述第二电源引脚和所述第二地引脚之间；所述电压调整电路与所述第二电源引脚连接；所述选通切换电路与所述第二时钟输出引脚连接。
5.根据权利要求2所述的测试时钟装置，其特征在于，所述标准时钟电路包括晶振频率在所述时钟频率正常范围内的标准晶振芯片、第三上拉电阻、第三滤波子电路；所述标准晶振芯片包括第三上拉引脚、第三电源引脚、第三时钟输出引脚和第三地引脚；所述第三上拉电阻连接于所述第三上拉引脚和所述第三电源引脚之间；所述第三滤波子电路连接于所述第三电源引脚和所述第三地引脚之间；所述第三电源引脚用于接收外部电压信号；所述选通切换电路与所述第三时钟输出引脚连接。
6.根据权利要求5所述的测试时钟装置，其特征在于，所述第三电源引脚与所述电压调整电路连接。
7.根据权利要求1或2或5或6所述的测试时钟装置，其特征在于，所述选通切换电路为选通开关。
8.根据权利要求2或5或6所述的测试时钟装置，其特征在于，所述选通切换电路包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端、第三输出端和选择控制端；所述第一输入端与所述上频偏时钟电路连接，且通过所述选择控制端与所述第一输出端连接；所述第二输入端与所述下频偏时钟电路连接，且通过所述选择控制端与所述第二输出端连接；所述第三输入端与所述标准时钟电路连接，且通过所述选择控制端与所述第三输出端连接；所述选择控制端用于控制所述第一输入端与所述第一输出端、第二输入端与所述第二输出端和所述第三输入端与所述第三输出端其中之一导通。
9.一种应用权利要求1-8任一项所述的测试时钟装置的测试方法，其特征在于，包括 选通切换电路控制选通上频偏时钟电路或下频偏时钟电路，以向待测芯片提供上限时钟信号或下限时钟信号，电压调整电路调整被所述选通切换电路选通的时钟电路，以调整所述上限时钟信号或所述下限时钟信号的电压幅度；在所述上限时钟信号或所述下限时钟信号被调整到的电压幅度下对所述待测芯片进行测试，并获取测试结果。
10.根据权利要求9所述的测试方法，其特征在于，所述选通切换电路控制选通上频偏时钟电路或下频偏时钟电路，以向待测芯片提供上限时钟信号或下限时钟信号，电压调整电路调整被所述选通切换电路选通的时钟电路，以调整所述上限时钟信号或所述下限时钟信号的电压幅度包括当所述选通切换电路选通所述上频偏时钟电路时，所述电压调整电路调整所述上频偏时钟电路，将所述上限时钟信号的电压幅度调整到所述待测芯片所限定的电压幅度上限值或电压幅度下限值；当所述选通切换电路选通所述下频偏时钟电路时，所述电压调整电路调整所述下频偏时钟电路，将所述下限时钟信号的电压幅度调整到所述待测芯片所限定的电压幅度上限值或电压幅度下限值。
11.根据权利要求9或10所述的测试方法，其特征在于，还包括所述选通切换电路选通标准时钟电路，以向所述待测芯片提供标准时钟信号； 在所述标准时钟信号的条件下，对所述待测芯片进行测试，并获取测试结果。
12.根据权利要求9或10所述的测试方法，其特征在于，还包括所述选通切换电路选通标准时钟电路，以向所述待测芯片提供标准时钟信号，所述电压调整电路调整所述标准时钟电路，以调整所述标准时钟信号的电压幅度；在所述标准时钟信号被调整到的电压幅度下对所述待测芯片进行测试，并获取测试结
全文摘要
本发明提供一种测试时钟装置及测试方法。其中，装置包括上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与上频偏时钟电路和下频偏时钟电路连接，用于分别调整上限时钟信号和下限时钟信号的电压幅度；选通切换电路，与上频偏时钟电路和下频偏时钟电路连接，用于将上限时钟信号和下限时钟信号其中之一提供给待测芯片，以对待测芯片进行测试。采用本发明技术方案，可以提供各种极限时钟信号，使得可以在极限时钟条件下对待测芯片进行测试，以更加全面的对待测芯片进行测试。
文档编号G01R31/28GK102323530SQ20111013863
公开日2012年1月18日 申请日期2011年5月26日 优先权日2011年5月26日
发明者刘贤兵 申请人:北京星网锐捷网络技术有限公司