专利名称：用于交流扫描测试中的片上快速信号生成电路的制作方法
技术领域：
本发明涉及大规模集成电路结构性测试技术领域，特别是一种用于交流扫描测试中的片上快速信号生成电路。还涉及应用交流扫描测试和低成本测试设备对芯片进行测试的测试环境。
背景技术：
在大规模集成电路测试中，结构性测试技术已经被广泛接受。扫描测试和存储器内建自测试已经被纳入一般的ASIC(专用集成电路)设计流程中。随着工艺的发展，特别伴随着系统级芯片的发展，芯片功能越来越复杂，单个芯片上集成的逻辑单元(比如微处理器，存储器，DSPs，I/O控制器)也越来越多，这就给测试带来了很多新的挑战。这些挑战主要包含1)测试设备的频率跟不上芯片工作频率的提高，使得真速测试变的越来越困难。2)测试时间过长，导致测试成本大幅增加。3)测试设备内存容量不足4)芯片可用作全扫描设计的测试引脚不足。
在基于扫描的可测性设计中，原电路中的寄存器将被划分成若干个不同的部分，每个部分中的寄存器串连起来成为一条扫描链。每一条扫描链对应有一个输入引脚，一个输出引脚。在经典的全扫描设计架构中，每一条扫描链的输入对应于一个芯片的原始输入管脚，每一个输出对应于芯片的原始输出管脚。测试激励向量通过自动测试设备逐拍装载到扫描链的各个寄存器中，这些测试激励向量是通过一些自动测试向量生成工具产生的，经过格式转化后储存在自动测试设备中。装载过程结束后，芯片由测试模式转为功能模式，在功能模式情况下，测试向量施加到被测电路，并且将测试电路的响应捕捉到扫描链中。最后，芯片由功能模式重新转化为扫描模式，将扫描链中的值卸载到自动测试设备内存中，然后自动测试设备将采集得到的响应与事先储存在内存中的正确响应相比较，确定芯片好坏和提供故障信息。
为了产生测试向量，需要将芯片的故障模型化。比较成熟公认的故障模型有固定型故障、通路时延故障和跳变时延故障以及桥接故障。固定型故障是指假设发生故障点的值保持为1或者0。固定型故障虽然模型很简单，但是，很多实验已经证明这种故障模型是很有效的。针对固定型故障产生测试向量的流程为设定可能的故障点，并针对这些故障点产生测试向量，这些测试向量能够将故障信息传递到原始输出或触发器上。用于自动产生测试向量的程序称为ATPG(自动测试向量产生)。各种ATPG算法已经被集成到商用的可测性设计工具中。这些工具将各种物理故障归结为固定型故障，并针对该故障模型产生测试向量。
跳变时延故障是指一个跳变(可以是1-＞0的跳变也可以是0-＞1的跳变)不能在一个时钟周期内传递到原始输出或寄存器。有两种典型的跳变时延故障模型慢上升跳变故障和慢下降跳变时延故障。一个节点发生了慢上升跳变故障是指任何经过该节点的上升跳变都被延迟从而导致信号穿过整个通路的时间超过了时钟工作时的周期。慢下降跳变故障是指任何经过该节点的下降跳变都被延迟从而导致信号穿过整个通路的时间超过了时钟工作时的周期。通路时延故障是指通路上各门和线延迟的累积，当这种累积超过了时钟的一个周期时间就会导致功能的不正确。通路延迟故障模型可以发现很多跳变时延故障不能发现的问题，然而，通路时延故障由于通路组合非常多，使得针对这种故障模型产生测试向量的算法的复杂度特别大。如果一个设计有N条线，那么最多就会有2N个跳变故障，但是，计算通路后，就会有2N个通路，显然，计算通路故障的复杂度要远远大于计算跳变故障的复杂度。
对芯片进行真速测试，可以帮助我们发现更多的故障，体现在(1)可以发现固定型故障以外的其他故障，比如时延测试中的故障模型通路故障和跳变故障。这些和时序相关的故障，需要在高速情况下，才能被侦察到。(2)可以发现其他没有被模型化的故障，固定型故障是一种很好的故障模型，然而，它并不能保证100％的和实际故障吻合，特别是对深亚微米工艺后，新出现的故障特点和固定型故障模型描述的故障特性有很多不一致的方面，从而，如果只用针对固定型故障模型产生的测试向量去覆盖待测电路，则会有很多故障将不会被覆盖到。这些故障大多数直接和时序有关，所以真速测试帮助我们提高对这部分故障的覆盖率。
扫描测试流程中，包含了三个基本过程装载，功能捕捉和卸载。普通的扫描链设计之所以不能进行真速测试，来源于两个方面的制约因素(1)扫描链过长，使得扫描链的移位频率较难保持高速。(2)测试设备不能提供真速测试时钟和真速测试扫描链数据通道。
作为解决上述两个问题的一个比较好的方法交流扫描测试正在被逐渐接受并采用。交流扫描测试的设计思想是使用传统的扫描设计硬件框架，也即寄存器仍然被串连成多条扫描链。扫描测试数据通过扫描链移位操作移入，在功能捕捉阶段中使用快速时钟信号使能待测电路并捕捉待测电路的响应，在卸载阶段依然使用低速时钟把测试扫描链中的内容移出。可以看出，相对于普通的扫描过程而言，交流扫描测试过程实际上是“慢移快抓”的过程。关于交流扫描测试的技术细节可参考下列文献“Experimental Study of Scan Based Transition Fault TestingTechniques”，Published by Vinay B.Jayaram，The master thesis ofVirginia Polytechnic Institute and State University，2003“An Experiment to Compare AC Scan and At-Speed Functional Testing”，Published by P.Maxwell，I.Hartanto and L.Bentz，InProceeding ofEuropean Test Workshop，2000发明内容本发明将提出一种基于高速时钟的快速信号产生电路，该电路可以针对外部测试设备直接提供高速时钟通道的情况，也可以针对外部测试设备仅提供低速时钟，使用芯片内置锁相环倍频出高速时钟的情况。在输入为标准快速时钟的基础上，本发明电路将对快速时钟进行调制，从而产生符合交流扫描测试和诊断用的单脉冲捕捉信号和多脉冲捕捉信号。
本发明针对低成本结构测试设备中，只能提供快速时钟不能提供快速数据通道的情况，提出了一种快速捕捉信号产生电路。该电路并结合交流扫描测试流程，能够提供一种基于扫描测试的真速测试和诊断流程。利用该流程可以实现低成本、有效的测试。
本发明目的之一是提供一种基于低成本测试设备提供的高速时钟，产生快速捕捉信号的产生电路。
本发明目的之二是提供一种基于片上锁相环倍频提供的高速时钟，产生快速捕捉信号的产生电路。
为了降低测试成本，芯片要进行结构性可测性设计，测试时采用低成本的结构性测试设备。芯片要进行的可测性设计有
结构性测试设备能够支持对芯片进行的可测性设计。扫描测试会产生大量的测试向量，要储存这些测试向量需要测试设备能提供大的内存空间。而大容量的内存会增加测试设备单通道的成本，从而增加芯片的测试成本。解决这个问题的办法是使用共享内存池设计，由于扫描测试通常工作在比较低的测试频率，可以用一般的SDRAM或者是DDRAM，提供大容量的共享内存池。每个通道上通常会配有16M～64M的高速内存，当这一内存不够用时，可使用共享内存。在共享内存池中，分配给每个通道的内存容量是可变的，因此，内存池中的向量的访问是基于地址的。结构性测试设备支持Logic BIST(逻辑内建自测试电路)的要求主要是能够提供快速时钟，以支持高速模拟测试。相关文献已经用实验说明了在SOC(系统级芯片)测试中，需要高速测试的主要是一些模拟�？椋热缍杂贑PU(中央处理单元)测试，数字部分可能并不需要高速测试，需要高速测试的部件是接口。为了便于对这些模拟模块进行测试，需要对这些模拟�？榻心诮ㄗ圆馐陨杓疲缓笥刹馐陨璞柑峁┛焖偈敝樱诮ㄗ圆馐酝瓿刹馐�。
结构性测试设备如果要支持交流扫描测试，则这种测试设备必须能够提供快速捕捉信号。交流扫描测试特点是采用慢速移位，快速捕捉，以进行模拟真速测试。快速捕捉信号虽然脉冲宽度和快速时钟一致，但是，其需要波形和普通的快速时钟有较大区别。然而，低成本结构性测试设备为了降低单个通道上的成本，不能提供快速的数据通道，只能提供快速时钟通道。因此，直接使用结构性测试设备提供的快速时钟显然是不能满足需要的。
本文提出了一种可以将低成本结构性测试设备提供的快速时钟调制成满足时延测试需求信号的电路。这样，可以直接利用低成本的结构性测试设备对待测芯片进行真速测试，降低真速测试的成本。
发明技术方案一种片上应用于交流扫描测试中的快速信号产生电路，根据提供的高速时钟，产生扫描测试和诊断中需要的快速捕捉信号。
高速时钟，可以由低成本结构性测试设备直接提供，也可以是低成本测试设备提供的低速时钟，经过片上锁相环倍频后提供。
图1是本发明片上快速信号产生电路应用于低成本结构性测试设备测试环境，高速测试时钟由测试设备提供。
图2是本发明片上快速信号产生电路应用于低成本结构性测试设备测试环境，高速测试时钟由芯片内置锁相环倍频提供。
图3是本发明片上快速信号生成电路硬件体系结构图。
图4是由片上快速信号产生电路产生的连续两个快速捕捉信号示例图。
图5是由片上快速信号产生电路产生的带一个间隔的两个快速捕捉信号示例图。
本发明快速信号产生电路和其他信号及电路的配合如图1，2所描述。如果高速时钟由结构性测试设备提供，那么其结构框图如附图1所描述。如果快速时钟由芯片内锁相环倍频得到，那么其结构框图就如图2所描述。信号电路插在输入信号和扫描链之间。输入信号有四个快速时钟、慢速时钟、配置信号和测试使能。输出信号为目标产生的快速捕捉信号，该产生电路的详细结构见图3。如图3所示，其主体是一个模式计数器10。该计数器由多个存储单元组成，通过一个反馈回路完成周期性计数，当模式计数器处于配置状态时，该计数器由慢速时钟驱动，模式配置信号作为该计数器的输入，当模式计数器处于计数状态时，该计数器由快速时钟驱动。需要产生的不同快速捕捉信号模式，可以通过对模式计数器进行不同赋值来实现。二路选择器20用于根据电路使能信号选择快速时钟和慢速时钟驱动模式计数器使用的时钟。在所有的扫描测试中，需要一个测试使能信号testmode，用于选择扫描状态和功能捕捉状态。
在本发明中需要复用该测试使能信号，如附图3，testmode作为本发明电路的一个输入，测试使能信号testmode除了控制扫描链是处于扫描状态还是功能捕捉状态以外，还用来在快速信号产生电路中充当控制信号。
本发明快速信号产生电路分两种工作模式配置模式和计数模式。
还包括由两个两输入与非门30、40组成的模式计数器的反馈回路，该回路根据电路使能信号的不同值，决定是扫描链反馈还是模式配置；一个自锁的存储单元60，自锁存储单元由一个或门和一个存储单元组成，用于根据测试使能信号生成电路使能信号，电路使能信号用于选择不同的时钟和决定是否门控计数器的反馈回路；一个两端输入与门50，用于组合电路使能信号、模式计数器输出信号和快速时钟信号生成快速捕捉信号。
图3中可以看出，二路选择器20和模式计数器10的回路控制信号为图中的电路使能信号。电路使能信号由测试使能testmode生成。当testmode初始时为0，电路使能信号也为0。当testmode第一次变为1，电路使能信号也变为1。以后不管testmode如何变化，根据自锁存储器的特性，其输出—电路使能信号将始终保持为1。
配置模式用于初始化模式计数器，需要配置的信息由附图3中的模式配置管脚提供。在配置模式下，电路使能信号＝0，所以慢速时钟穿过二路选择器驱动模式计数器，模式计数器工作在慢速状态，这时模式配置信号管脚可以以较慢的速度给模式计数器送模式。当testmode＝0，testmode信号门控制与非门40，与非门40的输出信号为1，这样配置信号可以顺利的穿过与非门30，移入模式计数器。具体需要移入模式计数器配置信号根据需要的快速信号模式而定。
计数模式用于配合其他信号产生目标快速信号。观察附图3，在该模式下，电路使能信号＝1，这时模式计数器在快速时钟信号驱动下，工作在较高的工作频率。由于配置信号＝1，所以，模式计数器最右端存储单元的值总能反馈回计数器最左端的存储单元。从而实现周期计数。因此，在计数模式下，快速信号产生电路并不需要输入任何信号，所以并不需要额外的快速通道。
从上面的两个模式和对应的信号值可以得出配置模式必须在计数模式之前执行。且快速信号产生电路一旦进入计数状态后，将始终维持在计数状态。然而，实际测试和调试时，这样的约束是很容易满足的，因此不会给实际的测试和调试带来不便。
模式计数器有多个存储单元组成和一个可控回路构成，该存储单元可以是寄存器也可以是锁存器。存储单元和回路构成一个可周期计数的计数器。该计数器的输出和快速时钟及测试使能信号testmode配合完成快速信号的调制工作。
本发明提出的快速信号产生电路一个重要特性就是可重配置性。可重配置性是指产生的快速信号波形不是唯一的，可以根据测试和调试的需要，通过使快速信号产生电路处于配置模式下完成重配置。在初始化配置模式下，模式配置信号管脚移入的数据位称为模式字。通过设置模式字为不同的值，可以设定所需要调制的快速信号脉冲的模式。
下面结合时延测试中需要的快速信号几个例子来说明快速信号产生电路的具体工作方式时延故障(包含跳变时延故障和通路时延故障)通常使用双测试向量的测试方法测试。假设有两个向量(Vl，V2)，向量V1是初始化向量，该向量的目的就是将电路中的节点置一个初值，V2是第二个施加的向量，该向量可以用来引发一个跳变，并将跳变的结果传递到原始输出或者是触发器上。具体测试方法可参考“Essentials of Electronic Testing for Digital Memory，and Mixed-Signal VLSI Circuits”，Published by M.L.Bushnell and V.D.Agrawal，Kluwer Academic Publishers，Boston，2000结构性跳变故障测试技术通常分为两大类“launch-from-capture”(装载—捕捉)技术和“launch-from-shift”(装载—移位)技术。
“launch-from-capture”技术又被称为“broad-side”(广播方式)或“functional justification”(功能确认)技术。该技术测试过程如下第一个向量由扫描输入逐拍移入扫描链后，第二个向量为第一个向量施加在组合电路后的响应结果。所以，“launch-from-capture”技术中每次测试只需要逐拍移动扫描链一次。在基于扫描的设计中，如果扫描链长度为N，那么测试过程可分如下几步(1)将数据移进扫描链，共需要N拍，此时测试使能信号testmode＝0。
(2)置测试使能位testmode＝1。
(3)连续发出两个快速捕捉信号，第一个捕捉信号用于施加第一个向量并产生响应结果，同时将响应结果捕捉进扫描链中，第二个捕捉信号用于将捕捉进扫描链中的第一个向量的响应施加到电路上，并捕捉其响应结果。
(4)置测试使能位testmode＝0，将电路响应结果通过扫描链扫出观察。
其中第(3)步需要产生的波形如图4所描述示例。要产生这样的捕捉信号需要在快速捕捉信号产生电路的模式计数器中配置格式为“XX00011000XXX”的模式字。在该模式字中，必须保证有两个连续1，这样可以保证产生两个快速捕捉信号。如果需要多个(不止两个)那么就需要连续配置与捕捉信号数目相当的1。如果设模式计数器的长度为8，那么所需要的产生的快速信号的脉冲数量和需要配置的模式字之间的一种对应关系可参考下表
“Launch-from-shift”技术特点在于初始化向量和第二个向量均采用扫描链移入。“Launch-from-shift”中快速信号的调制过程和“launch-from-capture”相似，这里就不做详细叙述。如有问题，可参考前面的说明。
如果在交流扫描测试过程中发现了错误，可能需要对目标缺陷进行诊断。诊断需要对具体故障模型而言，桥接故障模型是一种在深亚微米工艺下比较常见诊断故障模型。基于桥接故障模型的诊断技术可参考文章“AC Scan Path Selection for Physical Debugging”，Published by AlfredL.Crouch，John C.Potter，Jason Doege in the IEEE Design&Test ofComputers，pp.34-40，September/October 2003(Vol.20，No.5)。
在诊断桥接故障过程中，需要使用不连续的快速捕捉信号。产生两个不连续的快速捕捉信号可通过在模式字中以“00010(n)100”方式配置。设模式计数器的长度为8，下表示例产生两个脉冲信号中间有n个间隔的模式字
图5给出了一个中间间隔一个周期的连续两个快速捕捉信号示例。
如果需要产生多个连续或间断的快速捕捉信号可以类似于上表的方式处理。
模式字长度的取决于扫描链的长度，模式字的长度应该是扫描链的长度的一个因子。因此在扫描设计的时候，应该保证扫描链的长度不为一个质数。为了兼顾模式字的灵活性和模式计数器的面积开销，模式字的长度合适的取值范围为4～16。模式字越小则模式计数器所需要的寄存器的数目就越少，所以信号产生电路的面积开销也�。裳≡竦哪Ｊ阶志驮缴伲簿褪撬到吹髦坪蟮男藕拍Ｊ骄捅冉仙�。模式字长度较长则模式计数器所需要的寄存器的数目就越大，这样面积开销就比较大，但是大的模式字可以提供多种模式字选择，可以兼顾不同的应用场合。
根据需要产生的快速捕捉信号，计算得到模式字。参考附图3，模式字的配置方式如下置电路使能信号＝0，这时慢速时钟穿过二路选择器20驱动模式计数器10，模式计数器工作在慢速状态，这时模式配置信号管脚就以较慢的速度给模式计数器送模式。此时testmode＝0，testmode信号门控了与非门40，与非门40的输出信号为1，这样模式字就可以通过配置信号引脚顺利穿过与非门30，移入模式计数器。
本发明针对交流扫描测试中需要的快速捕捉信号，提出了片上快速信号生成电路。该电路可根据输入高速时钟产生调制的目标快速捕捉信号。高速时钟可以直接来源于低成本结构性测试设备提供的高速时钟，也可以是芯片内部锁相环倍频后的时钟。该电路设计简单，面积开销比较�。行枰淙氲男藕懦咚偈敝右酝猓渌缘推凳淙�。由于模式字配置的灵活性，使得该信号产生电路可同时适合应用于测试模式和诊断模式下对快速捕捉信号的不同要求。
权利要求
1.一种片上应用于交流扫描测试中的快速信号产生电路，其特征在于，根据提供的高速时钟，产生扫描测试和诊断中需要的快速捕捉信号。
2.根据权利要求1所述的片上应用于交流扫描测试中的快速信号产生电路，其特征在于，高速时钟，可以由低成本结构性测试设备直接提供，也可以是低成本测试设备提供的低速时钟，经过片上锁相环倍频后提供。
3.根据权利要求1所述的片上应用于交流扫描测试中的快速信号产生电路，其特征在于，该电路由一个模式计数器、二路选择器、自锁存储单元及一些与非门构成，其具体组成如下所述a)四个输入快速时钟信号，慢速时钟信号，测试使能信号testmode，模式配置信号；b)一个输出快速捕捉信号；c)一个模式计数器，该计数器由多个存储单元组成，通过一个反馈回路完成周期性计数，当模式计数器处于配置状态时，该计数器由慢速时钟驱动，模式配置信号作为该计数器的输入，当模式计数器处于计数状态时，该计数器由快速时钟驱动；d)一个二路选择器，用于根据电路使能信号选择模式计数器使用的时钟；e)由两个与非门组成的模式计数器的反馈回路，该回路根据电路使能信号的不同值，决定是扫描链反馈还是模式配置；f)一个自锁的存储单元，自锁存储单元由一个或门和一个存储单元组成，用于根据测试使能信号生成电路使能信号，电路使能信号用于选择不同的时钟和决定是否门控计数器的反馈回路；g)一个二端输入与门，用于组合电路使能信号、模式计数器输出信号和快速时钟信号生成快速捕捉信。
4.根据权利要求4所述的片上应用于交流扫描测试中的快速信号产生电路，其特征在于，模式计数器有多个存储单元组成和一个可控回路构成，该存储单元可以是寄存器也可以是锁存器，存储单元和回路构成一个可周期计数的计数器。
5.根据权利要求4所述的片上应用于交流扫描测试中的快速信号产生电路，其特征在于，二路选择器和模式计数器的回路控制信号为电路使能信号，电路使能信号由测试使能testmode生成，当testmode初始时为0，电路使能信号也为0；当testmode第一次变为1，电路使能信号也变为1。
6.根据权利要求4所述的片上应用于交流扫描测试中的快速信号产生电路，其特征在于，当需要产生的不同快速捕捉信号模式，可以通过对模式计数器进行不同赋值来实现。
全文摘要
本发明涉及大规模集成电路结构性测试技术领域，特别是一种用于交流扫描测试中的片上快速信号生成电路。由模式计数器，二路选择器，与非门，三输入与门，自锁的存储单元组成。该电路具有可重配置、只需要高速时钟、结构简单、延迟小的特点。模式计数器在配置阶段根据配置信号输入设置模式计数器中的值，此时以低速运行。模式计数器在计数状态以快速运行，根据模式字的内容产生调制信号和高速时钟及电路使能信号进行简单运算后即可生成需要的快速捕捉信号。该捕捉信号可以应用于交流测试中，也可以应用于桥接故障诊断中作为快速捕捉信号。本发明提出的电路具有和待测电路无关的特性，因此可以作为一个独立的内核应用于系统级芯片(SOC)测试。
文档编号G01R31/28GK1558251SQ20041000483
公开日2004年12月29日 申请日期2004年2月9日 优先权日2004年2月9日
发明者韩银和, 李晓维 申请人:中国科学院计算技术研究所
专业数控铣床产品供应商
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