专利名称：一种δσ模数转换器的片上辅助测试系统及其辅助测试方法
技术领域：
本发明属于混合信号集成电路设计领域，特别涉及一种Δ Σ模数转换器的片上辅助测试系统及其测试方法。
背景技术：
Δ Σ (Delta-Sigma)模数转换器是基于过采样和噪声整形技术，以速度换取精度，可以很容易的实现高精度模数转换。△ Σ模数转换器一般由△ Σ调制器和数字抽取滤波器两部分构成。△ Σ模数转换器一般有以下几个重要参数模数转换器位数N、调制器量化比特数Μ、过采样率OSR以及采样频率Fs。输入的模拟信号首先经过Δ Σ调制器产生 M位的调制码，此时数据更新频率为Fs，之后M位的调制码经过数字抽取滤波器变为N位数字码，此时数据更新频率为Fs/OSR，完成N位的模数转换，如图1所示。Δ Σ模数转换器成本低且易于集成，因此广泛应用于医疗电子以及各类消费电子中的音频解码系统，等等。随着集成电路领域的蓬勃发展使得这些应用正逐步走向片上集成，从而获得更高的性能、更低的功耗和更低的成本。在一些军用以及高端民用的场合，需要高精度的模数转换器，然而高精度模数转换器给设计以及测试都带来了很大的困难。传统的Δ Σ模数转换器测试系统通常有以下几个部分构成，供电电源、信号发生仪、逻辑分析仪以及个人电脑，如图2所示。供电电源用来给待测芯片提供电压以及电流偏置；信号发生仪用来给待测芯片提供测试信号；逻辑分析仪用来采集待测芯片的数字输出；个人电脑用来分析处理逻辑分析仪采集到的数据。在传统测试方法中，在对待测芯片进行测试时，需要首先将数字电源和逻辑分析仪共地，然后数字输出要直接连在逻辑分析仪采集头。逻辑分析仪在工作过程中会产生很大干扰以及数字输出在PAD (焊盘)环上不停翻转，这些干扰会通过电源和信号线之间的耦合电容耦合到模拟电源上，进而干扰到内部 Δ Σ模数转换器模拟部分的工作状态，影响Δ Σ模数转换器性能。
发明内容
本发明的目的是为克服已有技术的不足之处，提出一种Δ Σ模数转换器的片上辅助测试系统及其辅助测试方法。本发明可以使△ Σ模数转换器在工作时PAD没有测试引入的负载，测试芯片性能时Δ Σ模数转换器停止工作，从而使Δ Σ模数转换器工作和测试分离，最大限度减小外界测试环境对芯片工作的影响。本发明的Δ Σ模数转换器的片上辅助测试系统，其特征在于，包括集成在Δ Σ模数转换器芯片上的存储器�？�、并口转串口模块以及一个控制调度�？椋凰龅拇娲⑵髂？橛糜诖⒋姒� Σ调制器以及Δ Σ模数转换器输出的数字码；并口转串口模块，用于将N 位并行输出的数字码转为N位串行输出的数字码；控制调度�？椋糜诓愿鞲瞿？榻械鞫鹊目刂菩藕牛迪终銎细ㄖ馐韵低常黄渲校娲⑵髂？榈囊桓鍪质涑龆擞氩⒖谧谀？榈氖质淙攵讼嗔刂频鞫饶？榈目刂菩藕攀涑龆朔直鹩氪娲⑵髂？楹涂刂频鞫饶？榈目刂菩藕攀淙攵讼嗔凰龃娲⑵髂？榈氖质淙攵撕涂刂频鞫饶？榈目刂剖淙攵朔直鸾邮铡� Σ模数转换器的数字码输出信号和状态控制信号，存储器�？榈牧硪桓鍪质涑龆擞氩⒖谧谀？榈氖质涑龆司魑糜诓馐缘氖中藕诺氖涑龆丝�。本发明提出的采用上述的片上辅助测试系统的辅助测试方法，包括八种辅助测试模式，分别描述如下测试模式1，为测试在PAD上有数字输出时Δ Σ调制器性能；包括接受从Δ Σ 调制器输出的调制数据以及时钟信号，然后通过△ Σ调制器5位并行输出端口直接输出 Δ Σ调制器的调制数字码，用于片外逻辑分析仪进行测试；测试模式2，为测试数字抽取滤波器性能；包括从外部接受测试数据以及时钟信号，然后通过数字抽取滤波器的M位并行输出端口以及并口转串口�？榈腗位串行输出端口输出数字码，用于片外逻辑分析仪进行测试；测试模式3，为测试在PAD上有数字输出时△ Σ模数转换器性能；包括接受从 Δ Σ模数转换器输出数字码以及时钟信号，然后通过数字抽取滤波器的M位并行端口输出Δ Σ模数转换器的M位数字码，用于片外逻辑分析仪进行测试；测试模式4，为测试在PAD上有数字输出时△ Σ模数转换器性能；包括接受从 Δ Σ模数转换器输出数字码以及时钟信号，然后通过并口转串口�？榈腗位串行端口输出Δ Σ模数转换器的M位数字码，用于片外逻辑分析仪进行测试；测试模式5，为存储在PAD上无数字输出时Δ Σ调制器的输出码；包括接受从 Δ Σ调制器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式7，此时PAD上无输出；测试模式6，为存储在PAD上无数字输出时Δ Σ模数转换器的输出码；包括接受从Δ Σ模数转换器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式8，此时PAD上无输出；测试模式7，为测试在PAD无输出时Δ Σ调制器性能；包括接受从存储器输出的测试模式5的数据，然后把存储器输出的M位并行数据转换为4个5位并行数据从测试系统5位并行输出端口直接输出数字码，用于片外逻辑分析仪进行测试；测试模式8，为测试在PAD无输出时△ Σ模数转换器性能；包括接受从存储器输出的测试模式6的数据，然后通过测试系统的M位并行输出端口以及并口转串口模块的M 位串行输出端口输出存储器存储的数字码，用于片外逻辑分析仪进行测试。本发明的特点及效果由于△ Σ模数转换器对外界测试系统特别敏感，本发明利用在芯片内部集成存储器�？�、并口转串口�？橐约翱刂频鞫饶？椋剐酒墓ぷ骱投孕酒阅懿馐哉饬礁龉谭掷肟矗还灿卸嘀植馐阅Ｊ剑梢酝甭悴馐浴� Σ调制器、△ Σ模数转换器以及内部数字抽取滤波器性能的要求。本发明降低了了 △ Σ模数转换器的测试难度，减小了外界环境对△ Σ模数转换器的测试的干扰。本发明可以分别单独对Δ Σ调制器、Δ Σ模数转换器以及内部数字抽取滤波器的性能进行辅助测试。
图1为一般的Δ Σ模数转换器的结构图。图2为传统Δ Σ模数转换器测试系统结构图。图3为本发明的片上辅助测试系统结构框图。图4为本发明采用的静态随机存储器SRAM实施例示意图。图5为本发明采用的并口转串口�？槭凳├疽�6为本发明采用的多路选择器实施例示意图。图7为本发明采用的计数器实施例示意8为本发明采用的控制调度模块实施例结构框图。
具体实施例方式本发明提出一种△ Σ模数转换器的片上辅助测试系统及其测试方法结合附图及实施例说明如下本发明的Δ Σ模数转换器的片上辅助测试系统，，如图3所示；其特征在于，包括集成在△ Σ模数转换器芯片上的存储器�？�、并口转串口�？橐约耙桓隹刂频鞫饶？椋凰龅拇娲⑵髂？橛糜诖⒋妗� Σ调制器或者△ Σ模数转换器的输出数字码(先将输出数字储存在芯片内部，然后等测试时再取出)；并口转串口�？椋糜诮玁位并行输出数字转为N 为串行输出数字(可以减小输出PAD)；控制调度�？椋糜诓愿鞲瞿？榻械鞫鹊目刂菩藕牛迪终銎细ㄖ馐裕黄渲校娲⑵髂？榈囊桓鍪质涑龆擞氩⒖谧谀？榈氖质淙攵讼嗔刂频鞫饶？榈目刂菩藕攀涑龆朔直鹩氪娲⑵髂？楹涂刂频鞫饶？榈目刂菩藕攀淙攵讼嗔凰龃娲⑵髂？榈氖质淙攵撕涂刂频鞫饶？榈目刂剖淙攵朔直鸾邮� Δ Σ模数转换器的数字码输出信号和状态控制信号，存储器模块的另一个数字输出端与并口转串口模块的数字输出端均作为用于测试的数字信号的输出端口。在测试过程中，可以通过改变输入的工作状态码，通过芯片内部的控制调度模块产生控制信号来实现对芯片的不同测试模式。本发明针对一个对位5比特量化过采样率为64的Δ Σ模数转换器，各�？榈木咛迨凳├肮δ芟晗杆得魅缦麓娲⑵髂？榇娲⑵髂？榭梢圆捎貌煌拇娲⑵靼唤鱿抻诰蔡婊娲⑵鱏RAM、动态随机存取存储器DRAM、电子抹除式可复写只读存储器E2PROM以及闪速存储器FLASH等等。本实施例采用UMC180nm工艺线提供的2个8192* 位静态随机存储器SRAMO和SRAMl共同完成对测试数据的储存和读�。缤�4所示。本实施例的SRAM的端口描述如下芯片使能信号CEN、读写使能信号TON、输出使能信号0ΕΝ、输入信号线D、地址线A、时钟线CLK以及输出信号线Q。CEN = ‘0’时SRAM工作，CEN= ‘1，SRAM不工作；当CEN= iOMEN = ‘0，时为写数据，D上的数据存入SRAM的 A处；当CEN= iOMEN= ‘1，时为读数据，若OEN= ‘0，此时A处存储的数据出现在输出信号线Q上，若OEN = ‘ 1’此时信号线Q处输出为高阻；以上所用动作，都由CLK上升沿触发。并口转串口�？椴⒖谧谀？榭梢圆捎貌煌氖迪址绞剑臼凳├捎靡恢置芭莘ㄊ迪郑缤�5所示。本�？槭迪諲位并行数据转换为N位串行数据输出，本�？槭毙蛎枋鋈缦率紫萅 位并行输入就位，串并口�？槭鼓苄藕臕DCOEN置‘0’，在CLK上升沿到来的时候，将N位并行数据存入本�？槟诓恳桓鯪位的寄存器单元，同时输出ADCOEN置‘1’，串口输出始终与N 位寄存器单元的最低位相连。在之后N-I个CLK上升沿，完成N-I次右移一位以及N-I次最高位补‘0’，实现了一个N位并行数据到N位串行数据的转换在本实施例中，N为M。控制调度�？榭刂频鞫饶？榉直鹩啥喔龆嗦费≡衿骱鸵桓鲎刺剖髯槌伞７直鹈枋鋈缦露嗦费≡衿鳎臼凳├幸还灿腥侄嗦费≡衿鳎直鹗�2路选择器、3路选择器以及4路选择器，结构如图6所示，3种多路选择器分别有2个、3个和4个输入端，一个输出端，对于2路选择器当控制信号为‘0’时，输出端与‘0’输入端相连，当控制信号为‘1’ 时，输出端与‘1’输入端相连；对于3路选择器当控制信号为‘00’时，输出端与‘00’输入端相连，当控制信号为‘01’时，输出端与‘01’输入端相连，当控制信号为‘10’时，输出端与‘10’输入端相连；对于4路选择器当控制信号为‘00’时，输出端与‘00’输入端相连，当控制信号为‘01’时，输出端与‘01’输入端相连，当控制信号为‘10’时，输出端与‘10’输入端相连，当控制信号为‘11，时，输出端与‘11，输入端相连；状态计数器，本实施例中为一个状态计数器，结构如图7所示，计数器有一个时钟输入端CLK以及一个计数输出端ST，计数器的工作原理为每检测到一个时钟信号的上升沿，计数器的输出加1。 控制调度�？橥ü煌目刂菩藕牛ü远嗦费≡衿鞯难⊥ń刂菩藕磐吠瓿啥嘀植馐阅Ｊ�。本实施例各部件的总体结构如图8，端口定义描述如下
权利要求
1.一种△ Σ模数转换器的片上辅助测试系统，其特征在于，包括集成在△ Σ模数转换器芯片上的存储器�？�、并口转串口�？橐约耙桓隹刂频鞫饶？椋凰龅拇娲⑵髂？橛糜诖⒋姒� Σ调制器以及Δ Σ模数转换器输出的数字码；所述并口转串口�？椋糜诮玁位并行输出的数字码转为N位串行输出的数字码；所述控制调度�？椋糜诓愿鞲瞿？榻械鞫鹊目刂菩藕牛迪终銎细ㄖ馐韵低常黄渲校娲⑵髂？榈囊桓鍪质涑龆擞氩⒖谧谀？榈氖质淙攵讼嗔刂频鞫饶？榈目刂菩藕攀涑龆朔直鹩氪娲⑵髂？楹涂刂频鞫饶？榈目刂菩藕攀淙攵讼嗔凰龃娲⑵髂？榈氖质淙攵撕涂刂频鞫饶？榈目刂剖淙攵朔直鸾邮铡� Σ模数转换器的数字码输出信号和状态控制信号，存储器模块的另一个数字输出端与并口转串口�？榈氖质涑龆司魑糜诓馐缘氖中藕诺氖涑龆丝�。
2.一种采用如权利要求1所述系统的辅助测试方法，其特征在，包括八种辅助测试模式测试模式1，为测试在PAD上有数字输出时△ Σ调制器性能；包括接受从△ Σ调制器输出的调制数据以及时钟信号，然后通过Δ Σ调制器5位并行输出端口直接输出Δ Σ调制器的调制数字码，用于片外逻辑分析仪进行测试；测试模式2，为测试数字抽取滤波器性能；包括从外部接受测试数据以及时钟信号，然后通过数字抽取滤波器的M位并行输出端口以及并口转串口�？榈腗位串行输出端口输出数字码，用于片外逻辑分析仪进行测试；测试模式3，为测试在PAD上有数字输出时△ Σ模数转换器性能；包括接受从△ Σ模数转换器输出数字码以及时钟信号，然后通过数字抽取滤波器的M位并行端口输出Δ Σ 模数转换器的M位数字码，用于片外逻辑分析仪进行测试；测试模式4，为测试在PAD上有数字输出时△ Σ模数转换器性能；包括接受从△ Σ模数转换器输出数字码以及时钟信号，然后通过并口转串口�？榈腗位串行端口输出Δ Σ 模数转换器的M位数字码，用于片外逻辑分析仪进行测试；测试模式5，为存储在PAD上无数字输出时△ Σ调制器的输出码；包括接受从△ Σ调制器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式7， 此时PAD上无输出；测试模式6，为存储在PAD上无数字输出时△ Σ模数转换器的输出码；包括接受从 Δ Σ模数转换器输出的调制数据以及时钟信号，然后将数据存入存储器，存储的数据用于测试模式8，此时PAD上无输出；测试模式7，为测试在PAD无输出时△ Σ调制器性能；包括接受从存储器输出的测试模式5的数据，然后把存储器输出的M位并行数据转换为4个5位并行数据从测试系统5 位并行输出端口直接输出数字码，用于片外逻辑分析仪进行测试；测试模式8，为测试在PAD无输出时△ Σ模数转换器性能；包括接受从存储器输出的测试模式6的数据，然后通过测试系统的M位并行输出端口以及并口转串口�？榈腗位串行输出端口输出存储器存储的数字码，用于片外逻辑分析仪进行测试。
全文摘要
本发明涉及一种Δ∑模数转换器的片上辅助测试系统及其辅助测试方法，其特征在于，包括集成在Δ∑模数转换器芯片上的存储器�？�、并口转串口�？橐约耙桓隹刂频鞫饶？椋黄渲校娲⑵髂？榈囊桓鍪质涑龆擞氩⒖谧谀？榈氖质淙攵讼嗔刂频鞫饶？榈目刂菩藕攀涑龆朔直鹩氪娲⑵髂？楹涂刂频鞫饶？榈目刂菩藕攀淙攵讼嗔淮娲⑵髂？楹涂刂频鞫饶？榈目刂品直鸾邮咋ぁ颇Ｊ黄鞯男藕�。本发明的辅助测试方法，包括八种辅助测试模式。本发明可以使Δ∑模数转换器在工作时PAD没有测试引入的负载，测试芯片性能时Δ∑模数转换器停止工作，从而使Δ∑模数转换器工作和测试分离，最大限度减小外界测试环境对芯片工作的影响。
文档编号G01R31/28GK102288895SQ20111011537
公开日2011年12月21日 申请日期2011年5月5日 优先权日2011年5月5日
发明者刘力源, 叶亚飞, 李冬梅 申请人:清华大学
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