专利名称：利用有源器件的并行测试电路的制作方法
利用有源器件的并行测试电路相关申请的交叉引用本申请是于_ 日提交的题为 “Error Catch RAM Support UsingFan-Out/
Fan-In Matrix”的美国专利申请_的部分继续，出于各种目的，该申请通过引
用被整体结合于此。关于在联合赞助研究或开发的情况下所作出的发明的权利的声明不应用对在致密盘上提交的“序列表”、表格或计算机程序列表附件的引用不应用
背景技术：
测试系统通常生成可被并行地施加给多个被测试器件的信号以便减少测试这些 电路所需的时间量。类似地，来自多个被测试器件的信号可以并行地被读取以便减少测 试时间。在过去已进行了不同的尝试，试图增加测试系统中的并行性。每种方法具有 其优点和缺点。例如，一些方法为使用开关的地址扇出(fan-out)、使用开关的数据扇 出、地址线或(wire-OT)以及数据线或。使用开关的地址扇出增加并行性的一种方法是从测试器引出地址驱动通道并使用开关(通常为机械 继电器)将测试器连接到多个设备以提供隔离。在大多数情况中，开关位于测试头与被 测试器件(DUT)载板或探针卡之间。在一些情况中，它们被设计在探针卡本身上。尽 管该方法呈现出简单的解决方案，但是存在许多缺点机械继电器体积大并且容易发生故障。此外，系统的停机时间(downtime)可能 是个大问题。另外，信号性能可能以多种方式受到影响。例如，固态开关具有导通(ON)电 阻和电容，其将限制信号性能。这对于低频测试可以被容忍；但是对于高频测试来说是 不适当的。此外，通过传输线分裂(假设一条引脚电子(PE)线被分裂为多条线)向多个 DUT广播测试器信号会产生严重的固有阻抗失配，如果这些线不均衡的话。由于PE通 道通常是源匹配的，因此当使用这种配置时，会看到从DUT回来的多个反射。如果分支 是均衡的(例如，50ohm的线被分裂为两条IOOohm的线)，则回来的反射将在分裂点处 相消。如果DUT之一不存在或者如果线的长度不匹配，则也可能发生不均衡。另外， 很难利用带状线或微带线来构造高阻抗线。为了获得高阻抗，需要非常细的轨迹(trace) 或非常厚的板。细的轨迹或厚的板都不便于制造。因此，在制造过程中可能产生不均衡 的线，从而对定时精度造成影响。如果线实际上被均衡(例如，50ohm的线成为两条IOOohm的线)并且一个DUT 失效(failed)。则，需要断开针对失效的器件的开关。结果，50ohm的线将成为单条 IOOohm的线。这将在DUT与线的分裂点之间引起多个反射。由于印刷电路板(PCB)的限制，大于&的扇出变得越来越难。例如，4x扇出
4将需要把单条50ohm的线轨迹扇出为4条200ohm的轨迹。此外，测试性能将随连接到 扇出线的DUT的数目而改变。通过扇出的确增加了并行性。例如，可以利用2*8+24 = 40个引脚来测试两个 32引脚的器件(各自具有8个数据引脚)。作为比较，如果没有地址共享，则将需要64 个引脚。在并行性方面获得了 64/40 = 1.6或60%的净增益。使用开关的数据扇出增加并行性的另一方法是采用无源开关用于数据扇出。数据扇出进一步产生了 复杂性。数据扇入/扇出具有与地址扇出相同的问题，并且还有如下问题并行性-当数据在DUT之间被共享时，需要能够独立地控制每个DUT以便能 够单独地使能它们的I/O并反驱动到测试器。在并行性方面获得了如下净增益。使用与 之前相同的示例，为了测试两个32引脚的器件(各自具有8个数据引脚)，将需要33个 通道，假设每个通道独立控制以串行地使能每个器件以用于读取。在并行性方面获得了 64/33 = 1.94或94%的净增益。测试时间开销-由于需要一次读取一个器件，因此将产生一些测试时间开销。 例如，如果给定测试程序的总的读取时间是整个测试时间的30%，则当串行地执行所有 读取时，用于四个DUT的总测试时间将增加为0.7(其它)+0.3*2(读取)=1.3或130% 的测试时间。每个DUT则导致了 30/2 = 15% TTO(测试时间开销)。地址线或线或配置可以获得的益处在于它们在测试器侧需要很少的额外电路或不需要额 外电路。在市场中的任何系统上，用户通�？梢允迪窒呋虿遄寤蛱秸肟āＨ【鲇谒� 速度和定时精度，可以实现1 2或1 3或1 4等。此外，存在一对变体一种变 体可以仅对驱动器输出(地址/控制)进行线或并使数据保持一对一，或者一种变体可以 对一切进行线或。线或也具有其关联的缺点。电问题-在多个器件之间的测试器I/O上使用线或配置会产生许多电问题。首 先，不能隔离坏的器件(例如，短路输入将使所有器件一起都绑到发生故障的通道。但 是，无法知道哪个器件导致了该故障)。在晶片拣选中，坏的器件将导致其它好的器件被标记为坏的。并且在此情况 中，进行重测试要困难得多。因此，这变成了产率损失。在线或配置中，也不能对每个DUT输入或I/O执行独立的参数测试。即便使测 试串行化，也是如此。信号性能-由于多个负载共享传输线，因此使用线或会降低定时性能。大多数 (如果不是所有的)器件输入是高阻抗的。由于大多数测试器的端接方法是在通过单条测 试器通道开始驱动多个DUT时使用50ohm的向后匹配，因此将看到不连续性和反射，取 决于拓扑，这些不连续性和反射可能显著降低被驱动到DUT中的信号的定时性能(除非 对线进行了完美的均衡)。并行性-与使用开关的地址共享相同的分析可适用于线或地址配置。测试时间开销_在假设数据一对一地连接到测试器通道的这种情况中，测试时 间开销不是问题。写入或读取可以在没有TTO (测试时间开销)的情况下完全并行地进 行。
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数据线或最后，如果地址/数据都被共享，则可以实现可能的最高并行性。然而，这涉 及到成本问题。除了仅地址线或的问题以外，还遇到了下面的问题。信号性能_由于器件之一不能与其它器件断开连接，因此当给定DUT正反驱动 时的信号性能显著降低。不仅存在该DUT与传输线之间的阻抗失配，而且存在该DUT 与用作短截线(stub)的其它(一个或多个)DUT之间的阻抗失配，这将在信号上产生其它 反射并且因此限制了定时精度/数据速率。并行性-将出现与使用开关的数据共享情况中类似的并行性损失。测试时间开销_将出现与使用开关的数据共享情况中类似的测试时间开销。因此，上述方法具有性能限制或者电限制。无源开关的使用提供了电隔离，但 是性能不是特别好。另一方面，如果驱动器线或被适当地实现的话，可以具有良好性 能，但是在晶片拣选时由于产率损失而行不通。共享数据线增加了并行性但是也增加了 执行串行读取的TTO。由于高于&的任何配置将显著增加探针卡或插座板的制造成本， 因此线或的使用被局限于&配置。因此，对利用线或可以实现的事情具有非常低的限 制。最终，这些选项中的一些不太适合于高频测试。例如，使用中继器的地址共享的大 多数应用的运行频率低于100MHz、OTA(总体定时精度)约为Ins。因此，需要准许改进并行的测试器件以便克服当前测试系统中存在的缺陷中的 至少一个缺陷的系统。
发明内容
根据本发明一个实施例，提供了一种系统，其包括第一端子，用于在操作期 间接收输入测试信号；与第一端子相耦合的多个输入/输出端子；其中，输入/输出端 子被配置为在并行输出操作期间并行输出各自的输出测试信号；其中，输入/输出端子 被配置为在并行输入操作期间从被测试器件并行输入测试响应信号；并且其中，输入/ 输出端子中的每个输入/输出端子在操作期间与其余的多个输入/输出端子电隔离。根据本发明另一实施例，可以通过如下操作来实现测试器件的方法提供测试 计算机；提供要被测试的电路；在测试计算机处提供测试通道；将测试通道与有源扇出 集成电路相耦合，以便将测试通道扇出到多个输入/输出端子。将从说明书和附图清楚本发明的其它实施例。
图IA和IB图示出了根据本发明一个实施例的用于提供测试信号的有源扇出的 电路的框图。图2图示出了根据本发明一个实施例的用在有源扇出电路中的收发器的框图。图3图示出了根据本发明一个实施例的参数测量单元电路的框图。图4图示出了根据本发明一个实施例使用的比较器电路。图5图示出了根据本发明一个实施例的ERR\信号的输出时序图。图6图示出了根据本发明一个实施例的在诊断交叉通道耦合中使用的旁路电 路。
图7图示出了根据本发明一个实施例使用的比较器电路。图8图示出了根据本发明一个实施例的用于从多个被测试器件提供并行输出和 输入的有源测试电路。
具体实施例方式根据本发明一个实施例，提供了允许增加测试系统的并行性的系统。可以在维 持性能、器件隔离或低的测试时间开销(它们每个对于测试方法和COT (测试成本)都可 能是重要的)的同时实现该并行性。此外，当在测试设置中使用这里描述的测试电路的 不同实施例和不同配置时，可以获得各种益处。这里公开的本发明的所有实施例不必都 需要实现所有的这些益处。可以获得的益处中的一些例如是在多DUT环境中可以实现设备到设备的完全隔离。有源扇出可被用来从单个源驱动多个DUT。通过使能连接系统PMU的路径，可以对每个DUT执行独立的参数测量。这利 于测量将有助于确定DUT状况的具体测试电路参数。可以避免被多个DUT共享的扇出信号恶化。实际上，因为扇出驱动器非�？拷� DUT,所以因较短轨�：徒系退鸷亩梢曰竦眯藕鸥纳�。信号可以在不恶化的情况下每 次被驱动到一个DUT以便于串行测试，或者可以被并行地驱动到多个DUT。数据线还可以共享相同的测试器通道并支持以下读取操作所有DUT同时被选通(strobe)并且错误分别被锁存(latch)的并行读取。错误 可被用来创建供图案生成器(pattern generator)使用的条件分支标志。支持ECR的并行读取。所有DUT也同时被选通并且数据被发送给ECR(错误 捕获RAM)以用于将来的冗余分析。用于外部功能的旁路模式可以被提供。在此模式中，来自器件的数据可以直接 被反馈回测试系统，并且系统中可用的任何比较模式都可供用户使用。�？榭梢远ㄎ坏梅浅？拷麯UT。这在低功率的DUT将信号驱动回测试电路时可 以是有利的。因为系统的一种配置可以使用有源接收器，所以DUT I/O的总体负载被显 著减�。饨徊馐云骷峁┝私系偷脑肷肪巢⑶疑踔炼杂谖炊私拥腄UT信号也 提供了更好的性能。此外，从DUT返回到测试电路(并非总是返回到测试器的探针卡) 的更短传输线还降低了 DUT看到的阻抗。除了不存在电问题和性能问题并且也不存在用于读取的TTO以外，并行性与对 所有引脚的完全线或相同。系统的一种配置即使在全并行模式中也支持低至约小于300ps的定时精度。相 比而言，线或或者开关式共享对于一些配置具有Ins范围的定时精度。系统的一种配置即使在全并行模式中也支持高达600Mbs的数据速率。现在参考图IA和1B，可以看到根据本发明一个实施例的电路100的电路图。 电路100可被配置为专用集成电路。该电路被示为具有第一通道“通道0”和第二通道 “通道1”。通道0的不同块以放大的形式被示出并且被理解为如在通道0中所指示那样
重复。此外，出于简化考虑，对于通道1，这些块未以放大的形式示出，但是被认为与 通道0中的块并行。通道0被示为产生四个输出引脚DUT_IOOA、DUTJOOB> DUT_
7IOOC和DUT_IOOD，这些引脚可与被测试器件相耦合。输入引脚TESTER IOO (测试器 IOO)可与测试器单元相耦合。电路100示出了下面将描述的功能块。S卩，示出了收发器 (XCVR)块104、比较器块106和通道I/O块108。下面将根据本发明各个实施例更详细 地描述这些功能块。收发器图IA和图IB示出了每个通道具有四个收发器块的实施例。图2图示出了收发 器块电路200的实施例。所示出的每个收发器包含发送驱动器和接收缓冲器。发送驱动 器被示为具有50 Ω的输出电阻器。TRN_OUT输出将进行芯片外驱动，而RCV_OUT驱 动芯片内的另一块。当从TRN_IN向TRN_OUT发送信号时，驱动器从TRN_IN接收逻辑电平和定时
信息并且在TRN_OUT上驱动出波形。因为在每个输出中没有定时调节元件，所以在通 道内的所有四个收发器间具有严密的传播延迟匹配是有利的。PUT IQ低泄漏/禁用樽式所示的收发器具有禁用机制，TRN_OUT通过该机制进入低泄漏模式(小于5nA 的泄漏)。利用串行总线比特(DUTIO_LOW_LEAK)来控制该使能/禁用特征。注意，低泄漏模式不仅影响发送和接收缓冲器，而且影响高速比较器和 CHANNEL_IO收发器。如图IA和IB所示，收发器还连接到比较器的输入之一。在功 能上，低泄漏模式等效于在50ohm输出电阻器前面具有开关，该开关断开并将发送缓冲 器、接收缓冲器和高速比较器与DUT_IO节点隔离。为每个输出提供独立的DUTIO_LOW_LEAK控制。这允许仅禁用某些输出。如 果需要输出在“添塞模式”(jammed mode)中驱动电压，则将不禁用该输出而是选择添 塞模式(jam mode)之一。第三级端接(ThirdLevel Termination)第三级端接由VTERMS控制。这是可利用串行总线来设置的静态比特。
权利要求
1.一种集成电路，包括第一端子，用于在操作期间接收输入测试信号；与所述第一端子相耦合的多个输入/输出端子；其中，所述输入/输出端子被配置为在并行输出操作期间并行输出各自的输出测试 信号；其中，所述输入/输出端子被配置为在并行输入操作期间从被测试器件并行输入测 试响应信号；并且其中，所述输入/输出端子中的每个输入/输出端子在操作期间与其余的多个输入/ 输出端子电隔离。
2.如权利要求1所述的集成电路，其中，所述输入/输出端子在操作期间通过有源元 件与其余的多个输入/输出端子电隔离。
3.如权利要求2所述的集成电路，还包括多个有源驱动器，所述有源驱动器中的每个 将所述多个输入/输出端子中的一个耦合到所述第一输入端子。
4.如权利要求1所述的集成电路，还包括与所述多个输入/输出端子相耦合的存储器件，用于将所输入的测试响应信号存储 作为所存储的测试响应信号。
5.如权利要求4所述的集成电路，还包括与所述存储器件相耦合并且与所述第一端子相耦合的串行输出电路，用于经由所述 第一端子串行地输出所述所存储的测试响应信号。
6.如权利要求1所述的集成电路，还包括多个参数测量电路，所述参数测量电路的每个与所述输入/输出端子之一一起使 用，其中，所述多个参数测量电路被配置为允许在操作期间在所述多个输入/输出端子 中的一个输入/输出端子与其余的多个输入/输出端子相隔离的同时在此一个输入/输出 端子处进行独立的参数测量。
7.如权利要求1所述的集成电路，其中，所述多个输入/输出端子能被配置用于非并 行操作。
8.如权利要求1所述的集成电路，还包括错误信号存储器件，用于存储所述被测试器件的各个错误信号。
9.如权利要求1所述的集成电路，其中，所述并行输入在不增加测试时间开销的情况 下进行。
10.如权利要求1所述的集成电路，其中，所述并行输入提供小于大约300皮秒的定 时精度。
11.如权利要求1所述的集成电路，还包括第二输入端子。
12.如权利要求11所述的集成电路，还包括与所述第二输入端子相耦合的第二组多个输入/输出端子。
13.如权利要求1所述的集成电路，还包括旁路电路，被配置为将所述输入端子与所述输入/输出端子中的仅一个输入/输出端 子相耦合，同时将所述其余的输入/输出端子与所述第一输入端子相隔离。
14.如权利要求1所述的集成电路，其中，所述被测试器件是不具有驱动长于10英寸的配线上的信号的能力的低功率器件。
15.如权利要求1所述的集成电路，其中，所述输入/输出端子中的每个输入/输出 端子被耦合到各自的输入驱动器，所述输入驱动器被配置为驱动从被测试器件接收到的信号。
16.—种测试电路的方法，所述方法包括 提供测试计算机；提供要被测试的电路；在所述测试计算机处提供测试通道；将所述测试通道与有源扇出集成电路相耦合，以便将所述测试通道扇出到多个输入/ 输出端子。
17.如权利要求16所述的方法，还包括利用多个输出驱动器将所述多个输入/输出端子中的各个输入/输出端子彼此电隔离。
18.如权利要求16所述的方法，还包括利用多个有源输入驱动器，所述有源输入驱动器中的每个将所述多个输入/输出端 子中的一个输入/输出端子与所述第一输入端子相耦合。
19.如权利要求16所述的方法，还包括利用具有小于1英尺的长度的传输线来将所述集成电路与所述要被测试的电路电耦合。
20.如权利要求16所述的方法，还包括 执行14扇出；以及从所述要被测试的电路执行并行读�。蔽中∮�300皮秒的总体定时精度。
全文摘要
根据本发明一个实施例，提供了一种系统，该系统包括第一端子，用于在操作期间接收输入测试信号；与第一端子相耦合的多个输入/输出端子；其中，输入/输出端子被配置为在并行输出操作期间并行输出各自的输出测试信号；其中，输入/输出端子被配置为在并行输入操作期间从被测试器件并行输入测试响应信号；并且其中，输入/输出端子中的每个输入/输出端子在操作期间与其余的多个输入/输出端子电隔离。
文档编号G01R31/02GK102016612SQ200980114120
公开日2011年4月13日 申请日期2009年2月23日 优先权日2008年2月21日
发明者大卫·埃斯克德森, 拉·帕恩特 爱德马度·德 申请人:惠瑞捷(新加坡)私人有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
