专利名称：生成装置、生成方法以及程序的制作方法
技术领域：
本发明涉及生成装置、生成方法以及程序，特别涉及与对于组合电路或者全扫描 顺序电路的组合电路部分等的故障检测的对象电路的测试有关的生成装置、生成方法以及 程序。
背景技术：
如图9所示，半导体逻辑电路经过设计、制造、测试三个阶段而出厂。在此，所谓测 试，对于制造出的半导体逻辑电路施加测试向量，从半导体逻辑电路观测测试响应，将其与 期待测试响应相比较而进行良品、不良品的判别，所述测试向量在各逻辑位确定了 0或1的 逻辑值。将该良品率称为成品率，成品率大幅左右半导体逻辑电路的品质、可靠性以及制造 成本。图10是一般的逻辑电路中的全扫描顺序电路的示意图。一般，半导体逻辑电路主要为顺序电路。顺序电路包括由与(AND)门、与非(NAND) 门、或(OR)门、或非(NOR)门等逻辑元件构成的组合电路部1201和存储电路的内部状态的 触发器1203。在该情况下，组合电路部1201具有外部输入线(PI)、本身为触发器的输出 线的模拟外部输入线(PPI)、外部输出线(P0)、本身为触发器的输入线的模拟外部输出线 (PPO)。向组合电路部1201的输入包括从外部输入线直接提供的输入和经由模拟外部输 入线提供的输入。另外，来自组合电路部1201的输出包括直接出现于外部输出线的输出 和出现于模拟外部输出线的输出。为了对顺序电路的组合电路部1201进行测试，需要从组合电路部1201的外部输 入线(PI)和模拟外部输入线(PPI)施加所需的测试向量V，从组合电路部1201的外部输出 线PO和模拟外部输出线PPO观测测试响应f (V)。一个测试向量包括与外部输入线和模拟 外部输入线相对应的输入位。另外，一个测试响应包括与外部输出线和模拟外部输出线相 对应的输出位。但是，顺序电路的触发器1203的输出线(模拟外部输入线)和输入线(模拟外部 输出线)一般不能够从外部直接访问。因此，为了对组合电路部1203进行测试，在模拟外 部输入线的可控制性以及模拟外部输出线的可观测性上存在问题。作为解决上述的组合电路部1201的测试中的可控制性以及可观测性的问题的主 要的方法，有全扫描设计。所谓全扫描设计，为在将触发器置换为扫描触发器的基础上，使 用它们形成一条或者多条扫描链的设计。扫描触发器的工作由扫描使能(SE)信号线进行 控制。例如，在SE = 0时，进行与以往的触发器相同的工作，在被提供时钟脉冲时，用来自组 合电路部的值更新扫描触发器的输出值，另外，在SE = 1时，与处于相同的扫描链的其他扫 描触发器形成一个移位寄存器，在被提供时钟脉冲时，从外部将新的值移入于扫描触发器， 同时将扫描触发器中现存的值向外部移出。一般，处于相同的扫描链的扫描触发器共享相 同的扫描使能(SE)信号线，不同的扫描链的扫描使能(SE)信号线既有相同的情况也有不 同的情况。
全扫描顺序电路的组合电路部的测试通过反复进行扫描移位和扫描捕获而进行。 扫描移位，在将扫描使能(SE)信号设定为逻辑值1的移位模式下进行。在移位模式中，提 供一个或者多个时钟脉冲，从外部将一个或者多个新的值移入于扫描链内的扫描触发器。 另外，与此同时，将该扫描链内的扫描触发器中现存的一个或者多个值向外部移出。扫描捕 获，在将扫描使能(SE)信号设定为逻辑值0的捕获模式下进行。在捕获模式中，对处于一 条扫描链的所有的扫描触发器同时提供一个时钟脉冲，将组合电路部的模拟外部输出线的 值读入于所有的扫描触发器。扫描移位，用于经由模拟外部输入线向组合电路部1201施加测试向量和经由模 拟外部输出线从组合电路部1201观测测试响应。另外，扫描捕获，用于将组合电路部1201 的测试响应获取至扫描触发器1203。通过对于所有的测试向量反复进行扫描移位与扫描捕 获，能够对组合电路部1201进行测试。这样的测试方式称为扫描测试方式。在扫描测试方式中，向组合电路部1201的测试向量的施加，包括从外部输入直接 进行的部分和通过扫描移位进行的部分。通过扫描移位，由于能够将任意的逻辑值设定于 任意的扫描触发器，所以可解决模拟外部输入线的可控制性的问题。来自组合电路部1201 的测试响应的观测，包括从外部输出直接进行的部分和通过扫描移位进行的部分。通过扫 描移位，由于能够观测任意的扫描触发器的输出值，所以可解决模拟外部输出线的可观测 性的问题。这样，在扫描测试方式中，使用自动测试模式生成(ATPG)程序求出测试向量以 及期待测试响应便足够。图11是表示测试输入与测试响应的关系的示意图。在图11中，当在测试向量中存在不定值X(逻辑值1和逻辑值0的任意一个都可 以的自由(X))的情况下，因为其而在测试响应中也出现不定值χ(自由(X))。作为不定值 的自由部分的存在原因是由于，为了检测一个或者多个故障，只要仅对测试输入的一部分 位确定逻辑值便足够。这样在达到故障检测等预定的目的的基础上能够设定为逻辑值1和 逻辑值0的任意一个都可以的自由部分的部分，称为测试立方体(cube)，其通过ATPG或者 自由部分发现方法求取。对自由部分，能够自由分配逻辑值1或0。关于将测试输入的位应 该设定为逻辑位还是应该设定为自由位，例如有如专利文献1所记载的那样由本申请发明 人等提出的方案。专利文献1所记载的技术，是如下所述的技术根据基于逻辑电路的输入输出关 系的条件设定也可以设定为自由位的候补位以及不可设定为自由位的固定位，对包含仅从 所设定的候补位确定的自由位的测试立方体，考虑包含输入位和输出位的多个位对之间的 关系而对自由位分配逻辑值。另外，作为能够进行自由部分抽取的技术，除此以外，还有由本申请发明人等提出 的专利文献2所记载的技术。专利文献2所记载的技术，是如下所述的技术与此前的以退缩故障检测为对象 的技术不同，能够以跳变延迟故障检测为对象，能够实现由测试模式的压缩引起的尺寸的 削减，缩短测试施加时间。在这里，关于测试立方体和测试向量进行说明。参照图12，由包含以X表示的自由 位的cl、c2、c3构成的为测试立方体。由逻辑值0和逻辑值1的任意一个的逻辑位的测试 向量构成的集合为测试向量集合。
接着，对测试立方体的求取方法也进行说明。图13是说明测试立方体的求取方 法的概念的图，是用于说明测试数据操作的例子的图。图14是用于简单说明测试释放 (relaxation)(自由部分判定)的例子的图。参照图13，以X表示在达到故障检测等预定的目的的基础上逻辑值0和逻辑值1 的任意一个都可以的自由部分。测试立方体，通过动态方法和静态方法求�。龆� 法在由ATPG进行的测试生成中生成自由位，所述静态方法在ATPG后发现称为测试释放而 能够设定为自由部分的自由位。这样的测试立方体，其逻辑值被确定(X-Filling)，最终作 为测试向量集合而得到，所述测试向量集合包含由逻辑值0和逻辑值1的任意一个填充了 值的逻辑位的测试向量。在下面，关于向自由位的逻辑值的分配，以捕获时的信号值变化较 小的方式确定。另外，上述静态方法也能够应用于压缩后的测试向量集合，测试数据量将变 少。参照图14，为了进行发现测试立方体内所包含的能够设定为自由部分的位的测试 释放，使用故障模拟、推断操作、正规化操作，在制约下发现自由部分，但一般所说的制约指 关于特定的故障模式调整故障检测率。在这里，通常，60% 90%的位能够设定为自由部 分。与此相对，下面能够进行使故障检测率不变化的制约。另外，初始的测试向量集合也能 够通过动态压缩或者随机分配而作为压缩的测试向量集合来提供。进而，有称为实际速度扫描测试的考虑，这是为了提高定时关联的测试质量所必 须的。为了实现之，在路径的出发点载入跳变，其响应以系统的速度在路径的终点被捕获。 实际上，载入捕获(LOC，launch on capture)计时方式在实际速度扫描测试中广泛使用。图15是用于说明LOC计时方式的图。参照图15，在通过以&为最后的一系列的移位时钟脉冲(L 最长扫描链的长度) 加载测试向量之后，通过最初的捕获时钟脉冲C1在对应的扫描FF处载入跳变。跳变通过 由&导入的值与由C1获取的值之差而产生。另外，跳变载入(C1)与响应捕获(C2)之间的 测试周期为额定的系统时钟周期。扫描测试是为了提高定时关联的测试质量而不可或缺的，但其应用可能性中，测 试诱发性成品率损失成为较大的问题。所谓该测试诱发性成品率损失，指功能上没有问题 的集成电路仅在实际速度扫描测试期间不发挥功能的情况下所产生的损失。该问题的主要 的原因是电源噪音、即顶压降以及地弹，这些噪音由于C1的过度的载入跳变而产生，会引 起延迟增加。迄今为止也有揭示在电源电压下降10%时路径延迟增大30%的文献。这导 致(2的捕获故障，进而引起测试诱发性成品率损失。在深亚微米且低功率的芯片中该问题 处于急速恶化的状况。因此，强烈希望降低由过度的电源噪音引发的成品率损失风险。用于减小载入跳变的以往的技术基于下面的三种技术。(1)局部的捕获在(^ (图15)中进行捕获的FF的数量能够通过电路的改变、独热 计时、捕获时钟摆动来减少。但是，该方案很有可能引起显著的ATPG的变化、测试数据的增 加、进而故障检测率的下降。(2)低捕获功率ATPG 能够深层注意地生成测试向量内的1以及0，通过FF的输 入输出等值化、时钟门控等技术减少载入跳变。但是，该方案会引起测试数据的显著增加和 CPU时间的增加。(3)测试释放与X-filling 所谓测试释放，是从逻辑值全部被确定了的测试向量集合，不使故障检测率降低地确定自由位(X位)的过程。因此，对通过测试释放得到 的局部地被确定了的测试立方体，为了使尽可能多的FF的输入值与输出值相等而执行 X-filling。这样，可削减载入跳变。图16是表示测试释放与X-filling方法的概念的图。关于测试释放进行说明。如图16所示，测试释放是下述过程从全部被确定了的 测试向量集合V确定自由位(X位)，生成局部地被确定了的测试立方体集合C同时保证V 的特性的几种通过C而保持。被保持的特性中包含退缩故障检测率、跳变延迟故障检测率、 进而用于跳变延迟故障检测的全部的有效化路径。X位也能够从通过将随机-fill无效化而进行的测试生成直接得到，但是ATPG 时间以及测试数据量会增大。例如，揭示了 在将随机-fill无效化而放置用于低功率 X-filling的X位时，测试向量数增大到144.8%。因此，优选使用随机-fill而应用最大 限度测试压缩，首先生成压缩的初始(全部被确定了的)测试向量集合，接着使用测试释放 生成(局部地被确定了的)测试立方体。对于这样得到的压缩的最终测试向量集合，也具 有执行X-filling后的附随的益处。接着，关于X-filling进行说明。如图16所示，X-filling是对某测试立方体内 的X位为了某目的而分配逻辑值的过程。例如，X-filling用于削减载入跳变(LSA)。在这 里，LSA在C1处产生(参照图15)。多种低LSA的X-filling方法被提出。图17是表示作为这些方法之一的被称作JP-fill的方法的图。在图17中，测试立方体为c = <10XX>，组合部分的逻辑函数为F。因此，<c :PPI> =<0XX>,<F(c) :PP0> = <XXX>。首先，执行正规化(图17的圆圈1)，而由于P1为0所以尝 试将O设定到P2。接着，关于形式X-X的Q1-Ci2以及m的位对，为了计算各PPO的X位的 成为0的概率以及成为1的概率，对各输入X位的成为0的概率以及成为1的概率设定0. 50 而执行概率传播。由于q2为0的概率(0. 93)比q2为1的概率(0. 07)大得多，所以理当对 Q1分配0 (图17的圆圈2)。但是，由于r2为0的概率(0. 48)与r2为1的概率(0. 51)接近， 所以关于A什么也没有确定(图17的圆圈幻。在该情况下，执行三值逻辑模拟，JP-fill 的另一个路径(图17的圆圈4)使用正规化以及/或者概率传播而执行。总之，JP-fill通 过概率传播而提高可扩缩性，并且使用正规化以及多个路径而提高X-filling的效率。这 样JP-fill可平衡地实现效率和可扩缩性。但是，在图18中表示时钟门控方式的一例，时钟门控方式是最广泛实际使用的功 耗管理机制。另外，也可以在电路中含有多个时钟门控块。在图18中表示为了扫描测试用 而强化的块，其是第i个时钟门控块。在移位模式(SE = 1)中，以适当地执行移位操作的 方式，全部的FF始终通过时钟CK驱动。时钟控制信号(ENi)在CK的上升沿处生成，接着 进行捕获模式(SE = 0)的控制。GENi连接于CK和AND元件而生成直接连接于FF的门时 钟GCKitl时钟门控在捕获模式中用于削减载入跳变。为此，只要在最终移位脉冲&中将ENi 设定为0即可。这样，如图19所示，可抑制载入捕获时钟脉冲(图15的(^)，被GCKi控制 的全部的FF、即图18所示的FF/ FF/不被进行捕获。即，FF的载入跳变被统一削减。在这里，进行以下的定义。在某FF的时钟为门时钟的情况下，将该FF称为时钟门 FF。在不是这样的情况下，将该FF称为非时钟门FF。由相同门时钟控制的FF组称为时钟 门FF组。将通过某时钟树连接的全部的FF认为一个时钟门FF组。
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从ATPG的观点来看，时钟门控通过下面的两个基本的方案而使用。方案1(面向检测)在执行测试生成时，为了能够将更多的FF用于跳变故障检测 中的载入以及捕获，以尽可能使传送至FF的信号有效化(即使时钟门控无效化)的方式来 执行。多数的商业ATPG系统或显式或隐式地使用该方案。通过这样，作为载入跳变变得更 活跃的替代，测试向量集合会变�。收霞觳饴侍岣撸馐允┘邮奔浔渖�。方案2(面向削减)在测试生成中为了削减载入跳变而积极使用时钟门控。但 是，通过这样，能够用于跳变故障检测中的载入以及捕获的FF的数量会减少，测试向量数 增加，测试施加时间增长，进而在某条件下会引起故障检测率的损失。存在能够确定这样将FF组有效化或者不有效化的信号GCK，但该信号GCK其值通 过对时钟门控电路进行控制的控制信号EM而确定。只要能够控制该控制信号EM (或者 信号GCK)的值，便也能够进行由FF组的无效化引起的大幅的功耗削减。在对时钟门控电路的有效化和无效化进行控制而实现功耗削减的技术中存在非 专利文献1。专利文献1 特开2007-155339号公报专利文献2 国际公开W02008/001818非专利文献 1 :R. Illman、夕卜 2 名著，"ATPG power reduction using clock gate "default，，constraints.》First International Workshop on the Impact of Low-Power Design on Test and Reliability(fringe to ETS 2008),Proceedings LPonTR 2008,2008 年 5 月 29 H, Hotel Majestic Pallanza, Lago Maggiore, Italy。
发明内容
但是，在专利文献1所记载的以往的所有技术中，如上所述是模拟外部输入线的 可控制性以及模拟外部输出线的可观测性的解决问题的流程，停留在考虑输入位与输出位 的关系。另外，在专利文献2所记载的以往的所有技术中，虽然能够进行自由部分抽�。� 没有着眼于超越输入位与输出位，即没有着眼于超越外部输入线(模拟外部输入线)以及 外部输出线(模拟外部输出线)。进而，成为测试释放与X-fi 11 ing方法的方案被重大的限制所束缚。即，在从测试 向量集合确定的X位的数量少的情况下，减少载入跳变的效率会变得不充分。这样的X位 不足可能由测试压缩引起。如果具体说明，则在图20中表示关于实用的电路的一例(门数 60万以及跳变延迟测试向量数600)的曲线图，在该电路中在测试生成的初始阶段得到的 测试向量的X位较少(还不到60% )。另外，非专利文献1的技术不能兼顾故障检测率与功耗削减，如果维持故障检测 率而进行功耗削减则需要增加数据，存在与测试数据量有关的大小会变大的问题。即，如果 单纯将FF组无效化则能够实现功耗削减，但由于在测试中存在故障检测这一大前提，故障 检测率这一最终得到的测试向量的特性极为重要，所以如果要通过上述方案1的面向检测 提高故障检测率则会陷于使FF组有效化的倾向。其结果，期望下述方案即使考虑故障检 测率这一特性，通过上述方案2的面向削减也不会引起与测试数据量有关的尺寸的增加， 进而也能够实现功耗削减。特别地，如上所述，在实际速度扫描测试中，容易遭受因过度的载入跳变所引起的电源噪音导致的成品率损失风险，期待不对测试数据量、故障检测率、性能、电路设计带来 影响地，即使是如测试压缩的情况那样输入位中的自由位较少的情况，也可减小载入跳变 以及成品率损失风险。因此，本申请的发明的目的在于，着眼于内部信号线，即使是实际速度扫描测试， 也不对测试数据量、故障检测率、性能、电路设计产生影响，即使是如测试压缩的情况那样 输入位中的不定值(自由)位较少的情况，也能够减小载入跳变以及成品率损失风险，进而 也能够实现测试中的功耗的削减。第一技术方案的发明，是一种生成装置，其从本身为所提供的集合的测试向量的 集合、测试立方体的集合或者测试向量与测试立方体的组合的集合，维持或者提高所述所 提供的集合所具有的至少一个特性并且生成新的集合，所述测试向量的集合是输入于故障 检测对象的逻辑电路的输入位由逻辑值1或者逻辑值0的逻辑位构成的测试向量的集合， 所述测试立方体的集合是至少一个位包含不定值的不定值位而剩余的位为逻辑位的测试 立方体的集合，所述生成装置具备确定单元，其确定输入位中的应该设定为逻辑位以及不 定值位的位；其中，所述确定单元，关于具有分别指定的逻辑值的第一特定内部信号线、具 有与分别指定的逻辑值不同的逻辑值的第二特定内部信号线以及具有不定值的第三特定 内部信号线，基于所述所提供的集合，边维持或者提高所述特性，边关于下述情况，确定能 够实现其中至少任意一种的、输入位中的应该设定为逻辑位以及不定值位的位，所述第一、 第二、第三特定内部信号线是所述逻辑电路内的特定的内部信号线，所述情况为使所述第 一特定内部信号线所具有的所述各指定的逻辑值的至少一个改变为不定值的状态的情况; 使所述第二特定内部信号线维持该不同的逻辑值的至少一个而使具有该所维持的不同的 逻辑值的第二特定内部信号线成为所述指定的逻辑值以外的值的状态的情况；以及使所述 第三特定内部信号线维持该不定值的至少一个或者改变为所述不同的逻辑值而使具有该 所维持的不定值或者具有该所改变的不同的逻辑值的第三特定内部信号线成为所述指定 的逻辑值以外的值的状态的情况。第二技术方案的发明是下述发明在第一技术方案中，在所述特定的内部信号线 上连接有后级电路，所述各指定的逻辑值以及与所述各指定的逻辑值不同的逻辑值，是控 制所述后级电路的值。第三技术方案的发明是下述发明在第二技术方案中，所述后级电路是触发器电 路组，所述特定的内部信号线是用于控制所述触发器电路组的信号线，所述生成装置还具 备对所述特定的内部信号线分配逻辑值1或者逻辑值0的分配单元，所述分配单元，对于包 含应该设定为通过所述确定处理确定的不定值位的位的输入位中的不定值位，关于能够使 所述第一特定内部信号线改变为不定值的状态的不定值位，以具有与所述各指定的逻辑值 不同的逻辑值的方式分配逻辑值1或者逻辑值0，在具有使所述第三特定内部信号线得以 维持的不定值的情况下，以具有与所述各指定的逻辑值不同的逻辑值的方式分配逻辑值1 或者逻辑值0。第四技术方案的发明，是一种生成方法，其从本身为所提供的集合的测试向量的 集合、测试立方体的集合或者测试向量与测试立方体的组合的集合，维持或者提高所述所 提供的集合所具有的至少一个特性并且生成新的集合，所述测试向量的集合是输入于故障 检测对象的逻辑电路的输入位由逻辑值1或者逻辑值0的逻辑位构成的测试向量的集合，所述测试立方体的集合是至少一个位包含不定值的不定值位而剩余的位为逻辑位的测试 立方体的集合，所述生成方法包括确定单元，关于具有分别指定的逻辑值的第一特定内 部信号线、具有与分别指定的逻辑值不同的逻辑值的第二特定内部信号线以及具有不定值 的第三特定内部信号线，基于所述所提供的集合，边维持或者提高所述特性，边关于下述情 况，确定能够实现其中至少任意一种的、输入位中的应该设定为逻辑位以及不定值位的位， 所述第一、第二、第三特定内部信号线是所述逻辑电路内的特定的内部信号线，所述情况 为使所述第一特定内部信号线所具有的所述各指定的逻辑值的至少一个改变为不定值的 状态的情况；使所述第二特定内部信号线维持该不同的逻辑值的至少一个而使具有该所维 持的不同的逻辑值的第二特定内部信号线成为所述指定的逻辑值以外的值的状态的情况; 以及使所述第三特定内部信号线维持该不定值的至少一个或者改变为所述不同的逻辑值 而使具有该所维持的不定值或者具有该所改变的不同的逻辑值的第三特定内部信号线成 为所述指定的逻辑值以外的值的状态的情况。另外，在上述的第一以及第四技术方案的确定处理中，关于第二特定内部信号线 表达为“至少一个”，但优选关于尽可能多的第二特定内部信号线维持不同的逻辑值，更优 选关于全部第二特定内部信号线维持不同的逻辑值。同样，在上述确定处理中，关于第三 特定内部信号线也表达为“至少一个”，但优选关于尽可能多的第三特定内部信号线维持不 定值或者改变为不同的逻辑值，更优选关于全部第三特定内部信号线维持不定值或者改变 为不同的逻辑值。另外，关于上述确定处理，关于三个处理设为“能够实现其中至少任意一 种”，但在没有产生不定值的情况下也可存在不能够进行第三特定内部信号线的处理的情 况，但优选进行全部三个处理。第五技术方案的发明是下述发明在第四技术方案中，在所述特定的内部信号线 上连接有后级电路，所述各指定的逻辑值以及与所述各指定的逻辑值不同的逻辑值，是控 制所述后级电路的值。第六技术方案的发明是下述发明在第五技术方案中，所述后级电路是触发器电 路组，所述特定的内部信号线是用于控制所述触发器电路组的信号线，所述生成方法包括 下述分配处理分配单元，对于包含应该设定为通过所述确定处理确定的不定值位的位的 输入位中的不定值位，关于能够使所述第一特定内部信号线改变为不定值的状态的不定值 位，以具有与所述各指定的逻辑值不同的逻辑值的方式分配逻辑值1或者逻辑值0，在具有 使所述第三特定内部信号线得以维持的不定值的情况下，以具有与所述各指定的逻辑值不 同的逻辑值的方式分配逻辑值1或者逻辑值0。另外，作为第二、三、五或六技术方案中的用于控制所述触发器电路组的信号线， 可举出时钟控制信号线，但也可以设定为门时钟信号线。第七技术方案的发明，是一种程序，其能够使计算机执行第四 第六技术方案中 的任意一项所述的生成方法。根据本申请的发明，由于将特定的内部信号线区别为第一、第二以及第三特定内 部信号线，以关于第一特定内部信号线能够将各指定的逻辑值改变为不定值的状态、关于 第二特定内部信号线以及第三特定内部信号线能够设定为各指定的逻辑值以外的值的状 态的方式，确定输入位中的逻辑位以及不定值位，所以能够边不改变所提供的集合的大小、 即抑制特性的下降，边生成包含特别能够控制第一特定内部信号线的状态的新的测试立方体的新的集合。其结果，例如如果特定的内部信号线为控制触发器组的有效化和无效化的信号 线，则能够通过选择将尽可能多的特定的内部信号线无效化而使众多的触发器无效，能够 实现测试中的功耗的削减。另外，即使是实际速度扫描测试，也不对测试数据量、故障检测率、性能、电路设计 产生影响，即使是如测试压缩的情况那样输入位中的不定自由位较少的情况，也能够减小 载入跳变以及成品率损失风险。
图1是表示能够实施本发明的实施方式的测试立方体集合的生成方法的转换装 置的框图。图2是用于具体说明图1的转换装置的工作的图。图3是用于说明CTX的基本思考方面的图。图4是表示CTX的基本概念的流程图。图5是表示以用于CTX的测试生成为目的的、包含m个时钟门控块的电路的模型 的图。图6是用于说明带限制的测试释放的图。图7是表示用于说明实验结果的两个表的图。图8是用于说明部分扫描电路的图。图9是表示半导体逻辑电路经过设计、制造、测试三阶段而出厂的情况的图。图10是一般的逻辑电路中的全扫描顺序电路的示意图。图11是表示测试输入与测试响应的关系的示意图。图12是用于关于测试立方体和测试向量进行说明的图。图13是说明测试立方体的求取方法的概念的图，是用于说明测试数据操作的例 子的图。图14是用于简单说明测试释放的例子的图。图15是用于说明LOC计时方式的图。图16是表示测试释放与X-filling方法的概念的图。图17是表示作为多种低LSA的X-filling方法之一的被称作JP-fill的方法的 图。图18是表示时钟门控方式的一例的图。图19是表示与图17的时钟门控电路有关的信号的时序图的图。图20是表示关于实用的电路的一例(门数60万以及跳变延迟测试向量数600) 的测试向量数与不定值X的比例的曲线图。
具体实施例方式图1是表示能够实施本发明的实施方式的测试立方体集合的生成方法的转换装 置的框图。参照图1，该转换装置1具备特定内部信号线抽取部3，其从故障检测对象的逻辑电路内的内部信号线中抽取特定的内部信号线；特定内部信号线区别部5，其如后所述区 别所抽取的特定内部信号线；确定部7，其确定输入位中的输入不定值位以及输入逻辑位； 和分配部9，其对包含所确定的输入不定值位的输入位中的不定值位分配逻辑值1或者逻 辑值0。确定部7，具备输入不定值位确定部11和输入逻辑位确定部13。具有这样的结构 的转换装置1，能够从作为与输入位有关的所提供的集合的一例的初始测试向量集合15生 成作为新的集合的一例的测试立方体集合，进而从测试立方体集合17转换为最终测试向 量集合19而作为测试生成向故障检测对象的逻辑电路施加的集合。在这里，作为特定内部信号线抽取部3所抽取的特定的内部信号线，可以列举例 如向时钟门控电路进行输入的时钟控制信号线，所述时钟门控电路能够确定作为后级电路 的触发器电路组的有效化和无效化。而且，特定内部信号线区别部5，区分上述的时钟控制 信号线为逻辑值1(0)的情况与逻辑值0(1)的情况，例如将具有逻辑值1的时钟控制信号 线设定为第一特定内部信号线，将具有逻辑值0的时钟控制信号线设定为第二特定内部信 号线。另外，当在所提供的集合中包含不定值(自由)位的情况下，特定内部信号线区别部 5，能够将具有不定值X的时钟控制信号线设定为第三特定内部信号线而进而区别。图2是用于具体说明图1的转换装置的工作的图。图2㈧所示的为图1的初始测试向量集合15的一例。初始测试向量集合，例如 通过自动测试模式生成(ATPG)程序而生成。对其，通过特定内部信号线抽取部3以及特定 内部信号线区别部5的工作确定与输入位有关的制约位集合21。在该制约位集合21中附 加了“*”的位为期待能够设定为不定值(自由部分)X的位，附加了“_”的位为被设定为逻 辑位的位，所述逻辑位为逻辑值1和逻辑值0的任意一个。确定部7进行确定处理，该确定 处理关于具有使触发器组有效化的例如逻辑值1(指定的逻辑值)的上述的第一时钟控制 信号线和具有使触发器组无效化的例如逻辑值0(与指定的逻辑值不同的逻辑值)的第二 时钟控制信号线，通过故障模拟，以尽可能进行下述两种处理的方式，确定输入位中的逻辑 位以及不定值位，所述两种处理为边抑制故障检测率这一特性的下降边使第一时钟控制信 号线所具有的逻辑值1改变为不定值的状态的处理、以及使第二时钟控制信号线维持逻辑 值0而成为非逻辑值1的状态的处理。其结果，可得到图2 (C)所示的表示了由□包围而确 定的应该设定为不定值位的位(通过图1的输入不定值位确定部11得到)和由〇包围而 确定的逻辑位(通过图1的输入逻辑位确定部13得到)的集合。由此，作为新的集合而生 成图2(D)所示的测试立方体集合17。新的测试立方体集合17，是如下所述的集合在与初 始测试向量集合的关系上没有测试数据量这一大小的增加，故障检测率这一特性的下降得 到抑制，并且使第一时钟控制信号线以例如从逻辑值1到逻辑值0的方式，从使触发器组有 效化的逻辑值改变为使触发器组无效化的逻辑值。最后，分配部9进行工作，对于包含通过 确定处理确定的应该设定为不定值位的位的输入位中的不定值位，进行分配处理，所述分 配处理关于第一时钟控制信号线能够改变为不定值的状态的不定值位，以具有使触发器组 无效化的例如逻辑值0的方式分配逻辑值1或者逻辑值0，得到图2(E)所示的最终测试向 量集合19。另外，当在所提供的集合中包含不定值(自由)位的情况下，由于特定内部信号线 区别部5能够将具有不定值X的时钟控制信号线作为第三特定内部信号线而进一步进行区 别，所以确定部7只要进行下述的确定处理即可尽可能进行使第三时钟控制信号线维持该不定值或者改变为例如逻辑值0(与指定的逻辑值不同的逻辑值)而成为非逻辑值1的 状态的处理，确定输入位中的逻辑位以及不定值位(包含应该设定为不定值位的位)。然 后，分配部9只要进行下述的分配处理即可在具有使第三时钟控制信号线得以维持的不 定值的情况下，以具有使触发器组无效化的例如逻辑值0的方式分配逻辑值1或者逻辑值 O0另外，在上面的说明中，作为特定的内部信号线举出了时钟控制信号线作为一例， 但也可以将其以外的内部信号线设定为特定内部信号线，不一定全部将同一种类的内部信 号线设定为特定内部信号线。进而，在上面作为特定内部信号线的一例举出了时钟控制信号线，作为时钟控制 信号线所具有的逻辑值将使后级的触发器组有效化的情况下的逻辑值设定为1，将无效化 的情况下的逻辑值设定为0，但也可以根据对与时钟信号的输出进行AND还是进行OR而不 同，将具有分别指定的逻辑值的信号线设定为第一特定内部信号线，将具有与分别指定的 逻辑值不同的逻辑值的信号线设定为第二特定内部信号线即可。进而，不需要关于第一内部信号线、第二内部信号线和第三内部信号线的全部进 行上述的确定处理，而也可以仅关于第一内部信号线、仅关于第二内部信号线、仅关于第三 内部信号线或者这些信号线之间的组合进行上述的确定处理。另外，在例如存在多条第一 内部信号线的情况下也可以至少关于其中的一条进行上述的确定处理，对此关于第二、第 三内部信号线也同样。下面，关于使用图1以及图2说明的本申请发明进一步进行说明。[CTX(Clock-Gating-Based Test Relaxation，基于时钟门控的测试释放)的基本 概念]图3是用于说明CTX的基本的思考方面的图。图3所示的基本的思考方面，是巧 妙地使用了时钟门控的测试释放与X-filling。在图3㈧中，4个触发器(下面，称为FF) 由ENA和ENB两个时钟控制信号控制，ENA和ENB的值相对于初始测试向量为1。由此全部 的FF变得有效、即在C1 (图15)中进行捕获，结果产生4个初始载入跳变。CTX包括下面的 两个阶段。〈阶段1(时钟无效化)>如图3(B)所示，首先执行测试释放而将尽可能多的有效化时钟控制信号(值=1) 置换为中性信号(值=X)，接着如图3(c)所示，执行x-filling而将尽可能多的中性时钟 控制信号置换为无效化信号(值=0)。由于由无效化时钟控制信号(图3(C)的FF1以及 FF2)控制的全部FF为无效，所以载入跳变被高效地统一减少。该阶段1的处理通过图1的 转换装置1进行。<阶段2 (FF静止化)>执行测试释放而将尽可能多的有效跳变FF(输入值兴输出值、即图3(C)的FF3 以及FF4)置换为中性FF(输入值或者输出值=X、即图3(D)的FF3以及FF4)，接着执行 X-filling而将中性FF的输入值与输出值等值化，由此将尽可能多的中性FF置换为非跳变 FF(输入值=输出值、即图3(E)的FF4)。这样，各FF中的载入跳变的数量被减少。该阶段 2的处理使用由本申请发明人等在其他的申请中提出的技术等。CTX方式的主要的贡献如下所述。(1)基于时钟无效化的测试释放与X-filling:CTX完全探索实际速度扫描测试中的时钟门控的省功率可能性。(2)基于FF静止化的测试 释放及X-filling =CTX使保持有效的FF的输入值与输出值尽可能一致而进进一步减少各 FF中的载入跳变。(3)时钟门控的非干涉的用法通过测试数据操作且使用时钟门控，由此 CTX完全不会引起ATPG的变化、测试数据的增加、故障检测率的减小。位效率通过时 钟无效化以及FF静止化，即使几乎没有X位，CTX也显著减少载入跳变。[问题的形式化]使实际速度扫描测试中的基于时钟门控的载入跳变减少的问题如下所述。将 Vinitial假定为某测试向量集合。以下面的条件发现新的测试向量集合vfinal。(I)Vfinal的故 障检测率不比Vinitial的故障检测率小。(2)Vfinal的大小与Vinitial的大小相等。(3)Vfinal的 峰值载入跳变使用时钟无效化以及FF静止化而比Vinitial的峰值载入跳变尽可能小。[基本概念]为了解决上述的问题，提出CTX (Clock-Gating-Based Test Relaxation，基于时 钟门控的测试释放)。以下是在描述CTX的步骤上有用的用语，其定义如下。定义A:在输入向量中的时钟控制信号EN的值为逻辑值1(0)时，称为EN有效(无 效)。在值为X时，称EN为中性。例如，图3(A)、(B)、(C)中的ENa分别为有效的、中性的、 无效的时钟控制信号。定义B 在向FF或者时钟门FF组传送的时钟为有效(无效)时，称为该FF或者该 时钟门FF组有效(无效)。例如，图3 (C)中的FF1以及FF2 (FF3以及FF4)为无效(有效) FF。也称为时钟门FF组(FF1, FFJ ({FF3, FF4D无效(有效)。定义C:在FF的输入值与输出值为相同(不同)的逻辑值时，称该FF为非跳变 FF(跳变FF)。在FF的输入值或者输出值为X时，称该FF为中性FF。例如，图3(D)的FF3 以及FF4双方都是中性FF。在图3(E)中FF3为跳变FF，FF4*非跳变FF，双方都为有效。CTX基于下面的两个见解。见解1 不需要全部的有效时钟控制信号实际有效。其原因是下述情况虽然为了 检测某测试向量内的故障而将时钟控制信号设定为有效，但之后该故障可能通过不需要该 时钟控制信号有效的其他的测试向量检测。见解2 即使在为了故障检测只要仅某FF为有效即可的情况下，由于处于相同时 钟门FF组的FF共享相同时钟控制信号，所以其他的全部FF也必须为有效。其结果，在时 钟门控粗糙的情况下尤其会产生不必要的跳变。图4是表示CTX的基本概念的流程图。第一见解被理解为图4所示的CTX的阶段1 (Clock-Disabling，时钟无效化)。执 行测试释放而将尽可能多的有效时钟控制信号置换为中性信号，接着执行X-filling而将 尽可能多的中性时钟控制信号置换为无效信号。这样，由于统一削减时钟门控的能力，载入 跳变以时钟门FF组级别高效地被削减。是执行图1的转换装置1的工作的内容。第二见解与被理解为图14所示的CTX的阶段2 (FF静止化)。执行测试释放而将 尽可能多的有效跳变FF置换为中性FF，接着执行X-filling而将尽可能多的中性FF置换 为非跳变FF。这样，载入跳变以各FF级别进一步被削减。[电路模型]图5是表示以用于CTX的测试生成为目的的、包含m个时钟门控块的电路的模型的图。首先，如图15所示在最终移位脉冲&的上升沿的时刻加载全部所确定的测试向 量υ。υ由与FF的输出值相对应的PPI部分< υ :PPI>以及与初始输入值相对应的PI部 分<u :PI>构成。时钟控制逻辑电路的组合，如图5所示，生成与m个时钟门控块相对应的 m个时钟控制信号ENpEN2、. . . ENm。时钟控制信号分别可能无效也可能有效，确定对应的时 钟门FF组在载入捕获脉冲C1时是否为有效。[CTX 的步骤]基于上述的图4所示的CTX的基本概念，能够将CTX的步骤描述如下。输入V° = { υ、I i = 1，2，· · ·，n} //初始测试向量集合输出V2 = { υ % I i = 1，2，...，η} //最终测试向量集合〈阶段1(时钟无效化)>(1-1)对于i = l，2，...，η，设定RS(Utli) = {在υ \下能够从至少一个有效时 钟控制信号到达的内的位}。(1-2)设定 T1 = RS ( U01) U RS ( υ °2). . . U RS ( υ 0J 0(1-3)对V°执行带限制测试释放，保持V°的故障检测率，并且将T1内的尽可能多 的位置换为X位。将所得到的局部确定了的测试立方体设定为C1= Ic1iIi = I, 2，...，n}。(1-4)对于i = 1，2，...，n，尝试通过对C1i内的各几个X位分配适合的逻辑值而 对C1i下的各中性时钟控制信号正规化为0。(1-5)对于i = 1，2，. . .，n，对C1i内剩余的X位执行低LSA的X-filling。将所 得到的全部确定了的测试向量的集合设定为V1 = {> \ I i = 1，2，. . .，η}。〈阶段2(FF静止化)>(2-1)对于i = 1，2，···，n，设定RF(uli) = {在u \下与有效跳变FF相对应 的U1i内的位}。(2-2)设定 T2 = RF( υ 11) U RF( υ 12). . . U RF( υ In)。(2-3)对V1执行带限制测试释放，保持(I)V1的故障检测率以及(2)全部的时钟 控制信号的逻辑值，并且将T2内的尽可能多的位置换为X位。将所得到的局部确定了的测 试立方体设定为C2 = Ic2iIi = 1，2，...，η}。(2-4)对于i = 1，2，...，η，对C2i内的X位执行低LSA的X-filling。将所得到 的全部确定了的测试向量的集合设定为V2 = |>2i I i = 1，2，. . .，η}。[带限制测试释放]作为CTX的关键的操作，是对全部确定了的测试向量集合V执行的带限制释放，其 为了保持着(I)V的故障检测率以及内的目标列的逻辑值而将T内的尽可能多的目标 位置换为X位而执行。作为结果得到局部确定了的测试立方体C。上面的内容表示于图6， *标记表示目标位的位置。在步骤(1-3)能够假定S= Φ，在这里的带限制测试释放中仅 需要保持故障检测率。[带限制测试释放的步骤]图6是用于说明带限制测试释放的步骤的图。首先，在图6中，输入V是全部确定了的测试向量集合。T为目标位集合。S为目 标列集合(在CTX的步骤(1-3)，S= Φ)。输出C:作为结果得到的局部确定了的测试立方
15体集合。在步骤S-I，确定V的全部的必须故障。这些故障分别仅通过处于V内的某测试向 量进行检测，通过2次检测故障模拟而确定。在步骤S-2，以尽可能避免T内的位的方法，确定V内的且(1)为了检测全部的必 须故障以及(2)为了保持S内的全部的目标列的逻辑值而需要逻辑值的全部的位。这样的 位可使用在ATPG中广泛应用的正规化操作而容易地发现。接着将V内的确定了的位置换 为X位，得到中间测试立方体集合C’。在步骤S-3，对C’执行三值故障模拟而求取V的全部的非必须故障。关于没有检 测出的全部的非必须故障，以尽可能避免T内的位的方法，确定为了检测这些非必须故障 而需要逻辑值的V内的X位。接着使用V内的该位的原始的逻辑值恢复所确定的X位。这 样得到最终测试立方体集合C。另外，带限制测试释放的步骤的时间成本为O(MXN)。在这里，M以及N分别为故 障的数量以及测试向量的数量。[实验结果]图7是表示用于说明实验结果的两个表的图。CTX测试生成方式为了评价实验而使用C语言安装。由于具备门时钟的基准电路 不能得到，所以将作为开源的微处理器设计的Pic0Java(注册商标)合成，制作出图7(A) 的表所示的两个测试电路TC-I以及TC-2。一个时钟门控块对应于一个时钟门FF组。对 TC-I以及TC-2进行评价实验，结果总结于图7(B)的表。跳变LOC延迟测试向量通过 TetraMAX(注册商标)生成。测试向量数以及故障检测率分别表示于“向量数”以及“故障 检测率(％ ) ”的下方。进行(1)使用了 Preferred-Fill的XID、(2)使用了 JP-Fill的 XID、(3)使用了所提出的CTX方式的三个实验。在这里，所谓XID，是不使用门时钟的测试 释放系统。相对于基于WSA基准的最初的测试向量集合的载入跳变的削减率分别表示于 “XID+Preferred”、“XID+JP”、“CTX”的下方。图7 (B)的表表示CTX方式比基于以往的测试 释放和X-filling的迄今为止的方式有效。另外，也表示CTX在大量使用着时钟门机制的 低功率设备中特别有效。还基于实验结果，认为如下。(I)CTX在削减实际速度扫描测试中的成品率损失风险的基础上，在完全不引起测 试数据的增加、故障检测率的下降、电路/计时的改变、电路的性能的下降的意义方面，是 非干扰的。这使得CTX在怎样的节能测试生成流程中都成为利用价值高的方法。o)CTX能 够应用于测试立方体内的X位的数量有限的测试压缩。CTX通过以最初的测试向量量不变 的巧妙的方法充分灵活使用时钟门，来补充这样的X位不足。[总结]如上所述，为了有效地削减在实际速度扫描测试中能够产生成品率损失的载入跳 变，提出 了称为 CTX (Clock-Gating-Based Test Relaxation and X-filling，基于时钟门控 的测试释放和X-filling)的方式。基本的思考方面是使用时钟门控尽可能多地将对故障 检测没有作用的FF无效化。CTX是作为在测试释放以及X-filling中充分灵活使用时钟门 控的种类的方法而开始的方法。CTX能够完全不对测试大小、故障检测率、ATPG/电路/时 钟的设计以及功能上的性能产生影响地削减成品率损失。此外，CTX也能够应用于X位有限的任何的测试压缩方式。另外，在以上描述中，使用图10所示的全扫描顺序电路进行了说明，但也能够应 用于图8所示的部分扫描电路。在这里，所谓部分扫描电路，是在将一部分触发器置换为扫 描触发器的基础上、使用这些触发器形成一条或者多条扫描链的电路。另外，对流水线顺序 电路也能够进行应用。具体地，由组合电路部分3000、顺序电路的触发器3001、部分扫描顺序电路的扫 描触发器3002构成。组合电路部分3000与图10的组合电路部分1201同样，但其输入包括 <v :PPI>通过扫描移位而设定于扫描触发器3002的部分<v :PPIn2>和设定于触发器3001 的部分<v =PPInD0另外，来自组合电路部分3000的输出同样与图10的组合电路部分1201 同样，但是在作为对于测试向量ν的测试响应f(v)的直接体现于外部输出线的部分<f(v) P0>和体现于模拟外部输出线的部分<f (ν) :ΡΡ0>中，<f(v) :ΡΡ0>包括通过扫描捕获获取 至扫描触发器3002的部分<f (ν) :PP0n2>和获取至触发器3001的部分<f (v) :PP0nl>。图8(b)表示在图8(a)的扫描触发器3002的扫描捕获的前后逻辑值产生不同的 情况下的一例。与图10(b)也同样，在图8(b)中，作为测试向量<ν :ΡΡΙη2>的要素的一个位a和 与其相对应的测试响应<f (ν) :PP0n2>，在由扫描触发器3002获取不同的逻辑值时，在捕获 模式时会产生逻辑值的不同(下面，设定为跳变)。由于针对于某一个测试向量的跳变的数 量与以该测试向量为原因的、由包含组合电路部分3000的电路整体产生的功耗密切相关， 所以通过削减对于测试向量的捕获时的跳变的数量，能够降低捕获时的功耗。这样的处理 作为图4的阶段2 (FF静止化)的处理而进行。另外，上面作为故障检测对象的逻辑电路的例子，除了全扫描顺序电路的组合电 路部分的情况之外，还表示了部分扫描电路的组合电路部分的情况，但也可以是流水线方 式的逻辑电路等其他的逻辑电路。符号说明
7 确定部
9 分配部
11 输入不定值位确定部
13 输入逻辑位确定部
权利要求
1.一种生成装置，其从本身为所提供的集合的测试向量的集合、测试立方体的集合或 者测试向量与测试立方体的组合的集合，维持或者提高所述所提供的集合所具有的至少一 个特性并且生成新的集合，所述测试向量的集合是输入于故障检测对象的逻辑电路的输入 位由逻辑值1或者逻辑值0的逻辑位构成的测试向量的集合，所述测试立方体的集合是至 少包含一个位为不定值的不定值位而剩余的位为逻辑位的测试立方体的集合，所述生成装 置具备确定单元，其确定输入位中的应该设定为逻辑位以及不定值位的位；其中，所述确定单元，关于具有分别指定的逻辑值的第一特定内部信号线、具有与分别指定的逻辑值不同的 逻辑值的第二特定内部信号线以及具有不定值的第三特定内部信号线，基于所述所提供的 集合，边维持或者提高所述特性，边关于下述情况，确定能够实现其中至少任意一种的、输 入位中的应该设定为逻辑位以及不定值位的位，所述第一、第二、第三特定内部信号线是所 述逻辑电路内的特定的内部信号线，所述情况为使所述第一特定内部信号线所具有的所述各指定的逻辑值的至少一个改变为不定值 的状态的情况；使所述第二特定内部信号线维持该不同的逻辑值的至少一个而使具有该所维持的不 同的逻辑值的第二特定内部信号线成为所述指定的逻辑值以外的值的状态的情况；以及使所述第三特定内部信号线维持该不定值的至少一个或者改变为所述不同的逻辑值 而使具有该所维持的不定值或者具有该所改变的不同的逻辑值的第三特定内部信号线成 为所述指定的逻辑值以外的值的状态的情况。
2.如权利要求1所述的生成装置，其中在所述特定的内部信号线上连接有后级电路，所述各指定的逻辑值以及与所述各指定的逻辑值不同的逻辑值，是控制所述后级电路 的值。
3.如权利要求2所述的生成装置，其中所述后级电路是触发器电路组，所述特定的内部信号线是用于控制所述触发器电路组 的信号线，所述生成装置还具备对所述特定的内部信号线分配逻辑值1或者逻辑值0的分配单元，所述分配单元，对于包含应该设定为通过所述确定处理确定的不定值位的位的输入位 中的不定值位，关于能够使所述第一特定内部信号线改变为不定值的状态的不定值位，以具有与所述 各指定的逻辑值不同的逻辑值的方式分配逻辑值1或者逻辑值0，在具有使所述第三特定内部信号线得以维持的不定值的情况下，以具有与所述各指定 的逻辑值不同的逻辑值的方式分配逻辑值1或者逻辑值0。
4.一种生成方法，其从本身为所提供的集合的测试向量的集合、测试立方体的集合或 者测试向量与测试立方体的组合的集合，维持或者提高所述所提供的集合所具有的至少一 个特性并且生成新的集合，所述测试向量的集合是输入于故障检测对象的逻辑电路的输入 位由逻辑值1或者逻辑值0的逻辑位构成的测试向量的集合，所述测试立方体的集合是至少包含一个位为不定值的不定值位而剩余的位为逻辑位的测试立方体的集合，所述生成方 法包括确定单元，关于具有分别指定的逻辑值的第一特定内部信号线、具有与分别指定的逻 辑值不同的逻辑值的第二特定内部信号线以及具有不定值的第三特定内部信号线，基于所 述所提供的集合，边维持或者提高所述特性，边关于下述情况，确定能够实现其中至少任意 一种的、输入位中的应该设定为逻辑位以及不定值位的位，所述第一、第二、第三特定内部 信号线是所述逻辑电路内的特定的内部信号线，所述情况为使所述第一特定内部信号线所具有的所述各指定的逻辑值的至少一个改变为不定值 的状态的情况；使所述第二特定内部信号线维持该不同的逻辑值的至少一个而使具有该所维持的不 同的逻辑值的第二特定内部信号线成为所述指定的逻辑值以外的值的状态的情况；以及使所述第三特定内部信号线维持该不定值的至少一个或者改变为所述不同的逻辑值 而使具有该所维持的不定值或者具有该所改变的不同的逻辑值的第三特定内部信号线成 为所述指定的逻辑值以外的值的状态的情况。
5.如权利要求4所述的生成方法，其中在所述特定的内部信号线上连接有后级电路，所述各指定的逻辑值以及与所述各指定的逻辑值不同的逻辑值，是控制所述后级电路 的值。
6.如权利要求5所述的生成方法，其中所述后级电路是触发器电路组，所述特定的内部信号线是用于控制所述触发器电路组 的信号线，所述生成方法包括下述分配处理分配单元，对于包含应该设定为通过所述确定处理确定的不定值位的位的输入位中的 不定值位，关于能够使所述第一特定内部信号线改变为不定值的状态的不定值位，以具有与所述 各指定的逻辑值不同的逻辑值的方式分配逻辑值1或者逻辑值0，在具有使所述第三特定内部信号线得以维持的不定值的情况下，以具有与所述各指定 的逻辑值不同的逻辑值的方式分配逻辑值1或者逻辑值0。
7.一种程序，其能够使计算机执行权利要求4 6中的任意一项所述的生成方法。
全文摘要
本发明的目的在于，着眼于内部信号线，即使是实际速度扫描测试，也不对测试数据量、故障检测率、性能、电路设计产生影响，即使是如测试压缩的情况那样输入位中的不定值(自由)位较少的情况，也能够减小载入跳变以及成品率损失风险，进而也能够实现测试中的功耗的削减。转换装置1具备特定内部信号线抽取部3；特定内部信号线区别部5；确定部7，其确定输入位中的输入不定值位以及输入逻辑位；和分配部9，其对包含所确定的输入不定值位的输入位中的不定值位分配逻辑值1或者逻辑值0。确定部7，具备输入不定值位确定部11和输入逻辑位确定部13。
文档编号G01R31/28GK102144167SQ20098013436
公开日2011年8月3日 申请日期2009年7月30日 优先权日2008年8月20日
发明者大和勇太, 宫濑纩平, 梶原诚司, 温晓青 申请人:国立大学法人九州工业大学
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