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专利名称：检测和防止设定失败的电路及方法
技术领域：
本发明涉及电路设计，特别涉及检测及防止设定失败的电路设计。
背景技术：
在电路设计中，在测试阶段时芯片发生失败并不罕见。据此，除错(亦即寻找芯片失败的原因)便极为重要，甚至可能占据产品制造大部分的时间，而设定失败为芯片制造的各种可能问题中的其中一种。图I显不一公知的电路模块。如图I所不，该电路模块100包含一第一锁存器102和一第二锁存器104。该第一锁存器102接收一数据信号A和一时钟脉冲信号CLKl，并输 出一数据信号B。该第二锁存器104接收该通过一组合逻辑150的数据信号B和一时钟脉冲信号CLK2,并输出一数据信号Y。正常而言,该数据信号B早于该时钟脉冲信号CLK2到达该第二锁存器104。因此，该数据信号B即被正确锁存并作为该数据信号Y。然而，若该数据信号B晚于该时钟脉冲信号CLK2到达该第二锁存器104，则该数据信号B将无法被正确锁存，此即为设定失败。针对设定失败的除错花费甚巨且非常耗时，尤其若待测电路不支持探测针脚时更是如此。因此，业界所需要的是一种电路设计及其方法以检测及防止设定失败。

发明内容
针对现有技术中存在的问题，本发明的目的在于提供一种防止一第一锁存器和一第二锁存器之间的设定失败的电路及方法，以及提供一种检测一第一锁存器和一第二锁存器之间的设定失败的电路和方法。根据本发明的一实施例的一种防止一第一锁存器和一第二锁存器之间的设定失败的电路，包含一模拟组合逻辑电路和一时钟脉冲比较模块。该模拟组合逻辑电路设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号。该时钟脉冲比较模块设定以在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后提供一第二延迟时钟脉冲信号至该第二锁存器，其中该第二延迟时钟脉冲信号为该第二时钟脉冲信号的延迟版本。根据本发明的一实施例的一种检测一第一锁存器和一第二锁存器之间的设定失败的电路，包含一模拟组合逻辑电路和一时钟脉冲比较模块。该模拟组合逻辑电路设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号。该时钟脉冲比较模块设定以接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号，并于该第一延迟时钟脉冲信号的到达时间晚于该第二时钟脉冲信号的到达时间时产生一出错信号。根据本发明的一实施例的一种防止一第一锁存器和一第二锁存器之间的设定失败的方法，包含下列步骤延迟针对该第一锁存器的一第一时钟脉冲信号以产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号；以及在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后，提供该第二时钟脉冲信号的延迟版本的一第二延迟时钟脉冲信号至该第二锁存器。根据本发明的一实施例的一种检测一第一锁存器和一第二锁存器之间的设定失败的方法，包含下列步骤延迟针对该第一锁存器的一第一时钟脉冲信号以产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号；接收该第一延迟时钟脉冲信号和该针对该第二锁存器的一第二时钟脉冲信号；以及若该第一延迟时钟脉冲信号在该第二时钟脉冲信号之后接收，则启动一出错信号。本发明的有益效果在于，本发明的检测和防止一第一锁存器和一第二锁存器之间的设定失败的电路及方法，能够检测和防止一第一锁存器和一第二锁存器之间的设定失败的发生，减少了设定失败时的除错花费与耗时，提高芯片的测试效率。上文已经概略地叙述本发明的技术特征，以使下文的详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征将描述于下文。本发明所属技术领域的技术人员应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计 其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域的技术人员亦应可了解，这类等同的建构并无法脱离权利要求所提出的本发明的精神和范围。


图I显示一公知的电路模块；图2显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的方法的流程图。；图3显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的电路的示意图；图4显示根据本发明的一实施例的一模拟组合逻辑电路的示意图；图5显示根据本发明的一实施例的一时钟脉冲比较模块的示意图；图6显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的电路的不同信号线的一信号波型图；以及图7显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的电路的不同信号线的另一信号波型图。其中，附图标记说明如下100 电路102 锁存器104 锁存器150组合逻辑201 206 步骤300电路310 模拟组合逻辑模块320 时钟脉冲比较模块350 锁存器360锁存器
370组合逻辑410延迟链420多路复用器510门电路520组合逻辑模块521反向器522反向器523反向器524反向器525反向器526反向器527晶体管528晶体管529晶体管530锁存器
具体实施例方式本发明在此所探讨的方向为一种检测和防止设定失败的电路及方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及组成。显然地，本发明的施行并未限定于本发明技术领域的技术人员所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受限定，其以权利要求为准。图2显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的方法的流程图。在步骤201，调整针对一第一锁存器的一第一时钟脉冲信号和该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号之间的延迟时间，并进入步骤202。在步骤202，根据该延迟时间延迟该第一时钟脉冲信号以产生该第一延迟时钟脉冲信号，并进入步骤203。在步骤203，判断是否已接收该第一延迟时钟脉冲信号和一针对一第二锁存器的一第二时钟脉冲信号。若该第一延迟时钟脉冲信号和该第二时钟脉冲信号皆已接收，则进入步骤204，否则回到步骤203。在步骤204，提供该第二时钟脉冲信号的延迟版本的一第二延迟时钟脉冲信号至该第二锁存器，并进入步骤205。在步骤205，比对该第一延迟时钟脉冲信号和该第二时钟脉冲信号的接收时间。若第一延迟时钟脉冲信号于该第二时钟脉冲信号之后接收，则进入步骤206，否则结束本方法。在步骤206，启动一出错 信号，并结束本方法。较佳地，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间和该第一锁存器和该第二锁存器之间的信号路径的延迟时间的差距小于一特定范围。例如，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间可调整以实质相等于该第一锁存器和该第二锁存器之间的信号路径的延迟时间。图3显不根据本发明的一实施例的一种检测和防止一第一锁存器和一第二锁存器之间的设定失败的电路的示意图。图3所示的电路300可用于实现图2所示的方法。如图3所示，该电路300连接于一锁存器350和另一锁存器360之间。该锁存器350接收一数据信号A'和一时钟脉冲信号CLKl'，并输出一数据信号B'。该锁存器360接收该通过一组合逻辑370的数据信号B'和一时钟脉冲信号CLK2_DLY，并输出一数据信号Y'。该电路300包含一模拟组合逻辑模块310和一时钟脉冲比较模块320。该模拟组合逻辑模块310设定以接收针对该时钟脉冲信号CLKli并产生该时钟脉冲信号CLKr的延迟版本的一延迟时钟脉冲信号CLK1_DLY。该时钟脉冲比较模块320设定以提供一时钟脉冲信号CLK2'的延迟版本的该延迟时钟脉冲信号CLK2_DLY。较佳地，该模拟组合逻辑模块310所提供的延迟时间可加以调整决定锁存器距离失败的距离。据此，该时钟脉冲信号CLKl'和该延迟时钟脉冲信号CLK1_DLY的延迟时间和该组合逻辑370的信号路径的延迟时间的差距小于一特定范围。
如图3所示，该锁存器350根据该时钟脉冲信号CLKl，锁存该数据信号A'。该锁存器350的输出信号B'通过该组合逻辑370后到达该锁存器360。同时，该时钟脉冲信号CLKl'通过该可调式的模拟组合逻辑模块310后变成该延迟时钟脉冲信号CLK1_DLY并到达该时钟脉冲比较模块320。当该时钟脉冲信号CLC到达该时钟脉冲比较模块320后，需视该延迟时钟脉冲信号CLK1_DLY是否已到达该时钟脉冲比较模块320以决定是否使该时钟脉冲信号CLK2'通过而变成该延迟时钟脉冲信号CLK2_DLY以输出至该锁存器360。若该时钟脉冲信号CLK2'到达该时钟脉冲比较模块320时该延迟时钟脉冲信号CLK1_DLY尚未到达该时钟脉冲比较模块320，则直到该延迟时钟脉冲信号CLK1_DLY到达该时钟脉冲比较模块320前，该数据信号B'将不会被该锁存器360锁存，且该时钟脉冲比较模块320会产生一出错信号以显示错误发生。在本发明的部分实施例中，该时钟脉冲信号CLKl'和该时钟脉冲信号CLC非来自相同来源而彼此独立。图4显示根据本发明的一实施例的该模拟组合逻辑电路310的示意图。如图4所示，该模拟组合逻辑电路310包含一延迟链410和一多路复用器410。该延迟链410设定以提供该时钟脉冲信号CLKl'的多种延迟版本。该多路复用器420设定以根据一调整信号自该时钟脉冲信号CLKl，的多种延迟版本间选择一延迟版本作为该延迟时钟脉冲信号CLK1_DLY。图5显示根据本发明的一实施例的该时钟脉冲比较模块320的示意图。如图5所不，该时钟脉冲比较模块320包含一门电路510、一组合逻辑模块520和一第三锁存器530。该门电路510设定以接收该延迟时钟脉冲信号CLK1_DLY和该时钟脉冲信号CLK2'以产生该延迟时钟脉冲信号CLK2_DLY，其中若该延迟时钟脉冲信号CLK1_DLY和该时钟脉冲信号CLK2'的逻辑电平皆为高时，则该延迟时钟脉冲信号CLK2_DLY的逻辑电平为高，而若该延迟时钟脉冲信号CLK1_DLY和该时钟脉冲信号CLK2'的逻辑电平非皆为高时，则该延迟时钟脉冲信号CLK2_DLY的逻辑电平为低。该组合逻辑模块520包含反向器521至526和晶体管527至529，且设定以接收该时钟脉冲信号CLK2'和该延迟时钟脉冲信号CLK2_DLY并产生一组合数据信号和一组合时钟脉冲信号。该第三锁存器530设定以自该组合逻辑模块520分别接收该组合数据信号和该组合时钟脉冲信号为其数据输入和时钟脉冲输入，并以其数据输出为该出错信号。图6显示根据本发明的一实施例的该电路300的不同信号线的一信号波型图。正常而言，该延迟时钟脉冲信号CLK1_DLY早于该时钟脉冲信号CLK2'到达该时钟脉冲比较模块320。如图6所示，该延迟时钟脉冲信号CLK1_DLY早于该时钟脉冲信号CLK2'到达逻辑高电平。因此，该延迟时钟脉冲信号CLK2_DLY由该时钟脉冲信号CLK2'启动，如图6所示。据此，设定失败并未发生，而出错信号也未启动。图7显示根据本发明的一实施例的该电路300的不同信号线的另一信号波型图。在此实施例中，该延迟时钟脉冲信号CLK1_DLY晚于该时钟脉冲信号CLK2'到达该时钟脉冲比较模块320。如图7所示，该延迟时钟脉冲信号CLK1_DLY晚于该时钟脉冲信号CLC到达逻辑高电平。因此，该延迟时钟脉冲信号CLK2_DLY由该延迟时钟脉冲信号CLK1_DLY启动，如图6的圆圈处所示。据此，设定失败发生，而出错信号启动。综上所述，本发明的一种检测和防止设定失败的电路及方法可应用于多级串接的锁存器以决定在第一级之后的锁存器是否发生设定失败。若比较原始的锁存时钟脉冲信号及之后的锁存时钟脉冲信号后检测到设定失败，则在原始的锁存时钟脉冲信号到达之前， 之后的锁存时钟脉冲信号将无法用以锁存数据。此外，可在设定失败发生时报告此错误。本发明的技术内容及技术特点已揭示如上，然而本技术领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为权利要求所涵盖。
权利要求
1.一种防止一第一锁存器和一第二锁存器之间的设定失败的电路，包含 一模拟组合逻辑模块，设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号；以及 一时钟脉冲比较模块，设定以在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后提供一第二延迟时钟脉冲信号至该第二锁存器，其中该第二延迟时钟脉冲信号为该第二时钟脉冲信号的延迟版本。
2.根据权利要求I所述的电路，其特征在于，该时钟脉冲比较模块设定以比较该第一延迟时钟脉冲信号和该第二时钟脉冲信号，并于该第一延迟时钟脉冲信号的到达时间晚于该第二时钟脉冲信号的到达时间时产生一出错信号。
3.根据权利要求2所述的电路，其特征在于，该时钟脉冲比较模块包含 一门电路，设定以接收该第一延迟时钟脉冲信号和该第二时钟脉冲信号并产生该第二延迟时钟脉冲信号，其中若该第一延迟时钟脉冲信号和该第二时钟脉冲信号的逻辑电平皆为高时，则该第二延迟时钟脉冲信号的逻辑电平为高，而若该第一延迟时钟脉冲信号和该第二时钟脉冲信号的逻辑电平非皆为高时，则该第二延迟时钟脉冲信号的逻辑电平为低； 一组合逻辑模块，设定以接收该第二时钟脉冲信号和该第二延迟时钟脉冲信号并产生一组合数据信号和一组合时钟脉冲信号；以及 一第三锁存器，其以该组合数据信号为其数据输入，并以该组合时钟脉冲信号为其时钟脉冲输入，并以其数据输出为该出错信号。
4.根据权利要求I所述的电路，其特征在于，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间和该第一锁存器和该第二锁存器之间的信号路径的延迟时间的差距小于一特定范围。
5.根据权利要求4所述的电路,其特征在于，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间等于该第一锁存器和该第二锁存器之间的信号路径的延迟时间。
6.根据权利要求4所述的电路,其特征在于,该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间根据一调整信号作调整。
7.根据权利要求6所述的电路，其特征在于，该模拟组合逻辑模块包含 一延迟链，设定以提供该第一时钟脉冲信号的多种延迟版本；以及 一多路复用器，设定以根据该调整信号自该第一时钟脉冲信号的多种延迟版本间选择一延迟版本作为该第一延迟时钟脉冲信号。
8.—种检测一第一锁存器和一第二锁存器之间的设定失败的电路,包含 一模拟组合逻辑模块，设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号；以及 一时钟脉冲比较模块，设定以接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号，并于该第一延迟时钟脉冲信号的到达时间晚于该第二时钟脉冲信号的到达时间时产生一出错信号。
9.根据权利要求8所述的电路，其特征在于，该时钟脉冲比较模块包含 一门电路，设定以接收该第一延迟时钟脉冲信号和该第二时钟脉冲信号并产生该第二时钟脉冲信号的延迟版本的一第二延迟时钟脉冲信号，其中若该第一延迟时钟脉冲信号和该第二时钟脉冲信号的逻辑电平皆为高时，则该第二延迟时钟脉冲信号的逻辑电平为高，而若该第一延迟时钟脉冲信号和该第二时钟脉冲信号的逻辑电平非皆为高时，则该第二延迟时钟脉冲信号的逻辑电平为低； 一组合逻辑模块，设定以接收该第二时钟脉冲信号和该第二延迟时钟脉冲信号并产生一组合数据信号和一组合时钟脉冲信号；以及 一第三锁存器，其以该组合数据信号为其数据输入，并以该组合时钟脉冲信号为其时钟脉冲输入，并以其数据输出为该出错信号。
10.根据权利要求8所述的电路，其特征在于，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间和该第一锁存器和该第二锁存器之间的信号路径的延迟时间的差距小于一特定范围。
11.根据权利要求10所述的电路，其特征在于，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间等于该第一锁存器和该第二锁存器之间的信号路径的延迟时间。
12.根据权利要求10所述的电路，其特征在于，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间根据一调整信号作调整。
13.根据权利要求12所述的电路，其特征在于，该模拟组合逻辑模块包含 一延迟链，设定以提供该第一时钟脉冲信号的多种延迟版本；以及 一多路复用器，设定以根据该调整信号自该第一时钟脉冲信号的多种延迟版本间选择一延迟版本作为该第一延迟时钟脉冲信号。
14.一种防止一第一锁存器和一第二锁存器之间的设定失败的方法，其特征在于，包含下列步骤 延迟针对该第一锁存器的一第一时钟脉冲信号以产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号；以及 在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后，提供该第二时钟脉冲信号的延迟版本的一第二延迟时钟脉冲信号至该第二锁存器。
15.根据权利要求14所述的方法，其特征在于，该方法进一步包含下列步骤 若该第一延迟时钟脉冲信号在该第二时钟脉冲信号之后接收，则启动一出错信号。
16.根据权利要求14所述的方法，其特征在于，该方法进一步包含下列步骤 调整该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间。
17.根据权利要求14所述的方法,其特征在于,该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间和该第一锁存器和该第二锁存器之间的信号路径的延迟时间的差距小于一特定范围。
18.根据权利要求17所述的方法,其特征在于,该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间等于该第一锁存器和该第二锁存器之间的信号路径的延迟时间。
19.一种检测一第一锁存器和一第二锁存器之间的设定失败的方法，包含下列步骤 延迟针对该第一锁存器的一第一时钟脉冲信号以产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号； 接收该第一延迟时钟脉冲信号和该针对该第二锁存器的一第二时钟脉冲信号；以及 若该第一延迟时钟脉冲信号在该第二时钟脉冲信号之后接收，则启动一出错信号。
20.根据权利要求19所述的方法，进一步包含下列步骤 调整该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间。
21.根据权利要求19所述的方法,其特征在于,该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间和该第一锁存器和该第二锁存器之间的信号路径的延迟时间的差距小于一特定范围。
22.根据权利要求21所述的方法,其特征在于,该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间等于该第一锁存器和该第二锁存器之间的信号路径的延迟时间。
全文摘要
本发明公开了一种防止一第一锁存器和一第二锁存器之间的设定失败的电路及方法，该电路包含一模拟组合逻辑电路和一时钟脉冲比较模块。该模拟组合逻辑电路设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号。该时钟脉冲比较模块设定以在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后提供一第二延迟时钟脉冲信号至该第二锁存器，其中该第二延迟时钟脉冲信号为该第二时钟脉冲信号的延迟版本。本发明减少了设定失败时的除错花费与耗时。
文档编号G01R31/317GK102638251SQ20111027415
公开日2012年8月15日 申请日期2011年9月16日 优先权日2011年2月14日
发明者斯蒂芬·波文 申请人:南亚科技股份有限公司