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专利名称：一种低功耗集成电路测试生成器的制作方法
技术领域：
本实用新型涉及ー种低功耗的测试向量生成器，尤其涉及ー种低功耗集成电路测试生成器。
背景技术：
随着超大規模集成电路(VLSI)系统复杂度和エ艺复杂度的提高，特别是系统芯片(SoC)的出现，使得集成电路的测试越来越困难。尤其是测试模式下的功耗大大高于工作模式的功耗问题，已经严重地影响到集成电路工作的可靠性和器件的成品率。因此，低功耗测试对集成电路系统设计变得越来越重要，内建自测试作为ー种有效的测试方法，在集成电 路和系统芯片的测试中得到了广泛的应用。但是内建自测试中的测试生成器产生的测试向量之间的相关性很低，导致了测试时的高热量，使集成电路性能变坏，严重时将烧毁芯片。为了解决这ー问题，特别是为了解决超深亚微米エ艺技术下和系统芯片发展带来的测试过程中功耗过大的问题，专利名称为“基于计数器的集成电路低功耗准单跳变测试向量生成器”(申请号2010202823087)采用了普通的同步ニ进制加法计数器、寄存器和时钟脉冲信号解决了上述问题，采用普通的同步ニ进制加法计数器电路进行设计，不仅电路设计复杂而且由于存在“竞争-冒险”容易导致出现错码等问题，特别当计数进制较大时更是如此。
发明内容本实用新型要解决的技术问题是提供ー种低功耗集成电路测试生成器，以解决目前采用普通的同步ニ进制加法计数器等器件制成的测试向量生成器存在的电路器件多，线路结构复杂，价格高和会出现错码等问题。本实用新型的技术方案ー种低功耗集成电路测试生成器，它包括时钟脉冲和被测电路，时钟脉冲分别与循环计数器和与门电连接，循环计数器分别与ニ输入或非门和异或门阵列电连接，ニ输入或非门与与门电连接，与门与线性反馈移位寄存器电连接，线性反馈移位寄存器与异或门阵列电连接，异或门阵列与被测电路电连接。异或门阵列的数量与循环计数器和线性反馈移位寄存器的位数相等，循环计数器和线性反馈移位寄存器的对应位分别与异或门阵列通过导线连接。循环计数器输出端第一位和最后一位与ニ输入或非门的两个输入端分别通过导线连接。本实用新型的有益效果本实用新型采用了循环计数器，循环计数器是汉明距离(Hamming Distance)为I的计数器，用它构成的计数电路由于不会出现毛刺干扰，具有可靠性高等优点，因而具有高可靠性和较强的纠错能力且电路结构简单。本实用新型产生的随机单输入跳变测试向量具有很高的相关性，可以在不降低故障覆盖率的前提下降低被测集成电路内部开关翻转活动率(Weighted Switching Activity, WSA),实现测试时的低功耗。特别适用于超大规模集成电路(VLSI)和系统芯片(SoC)中的内建自测试(BIST)生成器，解决了普通的同步ニ进制加法计数器等器件制成的测试向量生成器存在的电路器件多，线路结构复杂，价格高，容易出现错码等问题。


图I本实用新型接线原理图。
具体实施方式
ー种低功耗集成电路测试生成器(见图1)，它包括时钟脉冲和被测电路6，时钟脉冲CLK分别与循环计数器I的输入端和与门3的第一输入端通过导线连接，循环计数器I输出端第一位和最后一位与ニ输入或非门4的两个输入端通过导线连接，循环计数器I和线性反馈移位寄存器2的对应输出位分别与异或门阵列5的ニ个输入端通过导线连接，ニ输入或非门4的输出端与与门3第二输出端通过导线连接，与门3输出端与线性反馈移位 寄存器2输入端连接，异或门阵列5输出端与被测电路6通过导线连接。异或门阵列5的数量与循环计数器I和线性反馈移位寄存器2的位数相等。其工作过程如下首先将循环计数器I初始化为全0状态，在时钟脉冲CLK的作用下产生循环的ニ进制向量；线性反馈移位寄存器2与循环计数器I受同一时钟脉冲CLK控制，循环计数器I的第I位和第n位连接到ニ输入或非门4的ニ个输入端，其输出经过与门3同时钟脉冲CLK相“与”作为线性反馈移位寄存器2的种子时钟信号。当循环计数器的输出经历ー个循环回到全0状态时，ニ输入或非门4的输出为1，线性反馈移位寄存器2此时
可产生ー个随机的种子向量……A(I),该向量与循环计数器I生成的测试向量Cf(Z) = cx……,C1(I)做“对应位异或”运算V(t) =可以产生出
相邻位只有一位不同的随机单输入跳变产生向量JrW =ル(￡)^^(4……V1(I),能够在不损
失故障覆盖率的前提下，降低被测集成电路内部开关翻转活动率，特别适用于超大規模集成电路和系统芯片的内建自测试。本实用新型的主要特点是可以产生随机性好的单输入跳变测试向量且用循环计数器构成的电路具有结构简单、面积开销小和可靠性高的优点，可作为集成电路内建自测试中的低功耗测试生成器。总之，以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所作的均等变化与修饰，皆应属本实用新型的涵盖范围。
权利要求1.一种低功耗集成电路测试生成器，它包括时钟脉冲和被测电路(6)，其特征在于时钟脉冲(CLK)分别与循环计数器(I)和与门(3)电连接，循环计数器(I)分别与二输入或非门(4)和异或门阵列(5)电连接，二输入或非门(4)与与门(3)电连接，与门(3)与线性反馈移位寄存器(2)电连接，线性反馈移位寄存器(2)与异或门阵列(5)电连接，异或门阵列(5)与被测电路(6)电连接。
2.根据权利要求I所述的一种低功耗集成电路测试生成器，其特征在于异或门阵列(5 )的数量与循环计数器(I)和线性反馈移位寄存器(2 )的位数相等，循环计数器(I)和线性反馈移位寄存器(2)的对应位分别与异或门阵列(5)通过导线连接。
3.根据权利要求I所述的一种低功耗集成电路测试生成器，其特征在于循环计数器(I)输出端第一位和最后一位与二输入或非门(4)的两个输入端分别通过导线连接。
专利摘要本实用新型公开了一种低功耗集成电路测试生成器，它包括时钟脉冲和被测电路(6)，时钟脉冲(CLK)分别与循环计数器(1)和与门(3)电连接，循环计数器(1)分别与二输入或非门(4)和异或门阵列(5)电连接，二输入或非门(4)与与门(3)电连接，与门(3)与线性反馈移位寄存器(2)电连接，线性反馈移位寄存器(2)与异或门阵列(5)电连接，异或门阵列(5)与被测电路(6)电连接；解决了采用普通的同步二进制加法计数器等器件制成的测试向量生成器存在的电路器件多，线路结构复杂，价格高，容易出现错码等问题。
文档编号G01R31/3183GK202649410SQ20122033956
公开日2013年1月2日 申请日期2012年7月13日 优先权日2012年7月13日
发明者王 义, 陈世国, 阮方鸣 申请人:贵州师范大学