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专利名称：局部放电数字信号处理系统的制作方法
技术领域：
本实用新型属电力检测系统，具体是局部放电数字信号处理系统。
背景技术：
目前本行业暂无同类装置。其他行业的现有类似产品不具有本产品的高速稳定特性
实用新型内容
本实用新型的目的是提供一种局部放电数字信号处理系统。本实用新型解决上述技术问题的技术方案如下。局部放电数字信号处理系统由分路器、AD采样单元、FPGA单元和处理器单元组成分路器后端设有I、II、III、IV、V、VI、VII、VIII 个接口。AD采样单元由8个采集通道和时钟分配器组成8个采集通道分别设有I、II、III个接口 ；时钟分配器设有I、II、III、IV、V、VI、VII、VIII、IX个接口 ；8个采集通道的II接口分别与时钟分配器的I、II、III、IV、V、VI、VII、VIII接口连接。FPGA单元由FPGA可编程逻辑器件和配置存储器构成FPGA可编程逻辑器件设有
I、II、III、IV、V、VI、VII、VIII、IX、X、XI个接口 ；FPGA可编程逻辑器件的X接口与配置存储器连接。处理器单元由数字信号处理器和千兆以太网端口组成数字信号处理器设有I、II个接口 ；数字信号处理器的II接口与千兆以太网端口连接。各部件的连接分路器的前端连接高频模拟信号RF信号，其后端的I、II、III、IV、V、VI、VII、VIII接口分别与AD采样单元的8个采集通道的接口 I连接。AD采样单元的8个采集通道的接口 III分别通过接口电路与FPGA单元的FPGA可编程逻辑器件的I、II、III、IV、V、VI、VII、VIII的接口连接；时钟分配器的IX接口与FPGA单元的FPGA可编程逻辑器件的IX接口连接。FPGA单元的FPGA可编程逻辑器件的XI接口与处理器单元的数字信号处理器的I接口连接。本实用新型的优点I.本实用新型通过分路器将输入信号分担到8路采集通道，再应用时钟分配器控制8路通道交叉采集信号，实现用市场可采购的中低速芯片实现GHz级别的高速数据采集;2.本实用新型在FPGA可编程逻辑器件中通过软件实现信号的小波变换，克服了硬件滤波的干扰因素，使数据准确度更高；3.本实用新型直接通过处理器计算局部放电的参数，并且通过标准千兆以太网接口上传，软件可扩展性优越，可以实现远程监控功能。

图I是本实用新型结构示意图。图中分路器I、AD采样单元2、FPGA单元3、处理器单元4、采集通道2_1、采集通道2-2、……、采集通道2-8、时钟分配器5、FPGA可编程逻辑器件6、配置存储器7、数字信号处理器8、千兆以太网端口 9。
具体实施方式
以下通过具体实施方式
，结合附图对本发明作进一步说明。本实用新型结构如图I所示，局部放电数字信号处理系统由分路器1、AD采样单元
2、FPGA单元3和处理器单元4组成分路器I 后端设有 I、II、III、IV、V、VI、VII、VIII 个接口。AD采样单元2由8个采集通道和时钟分配器5组成8个采集通道由采集通道2-1、采集通道2-2、……、采集通道2-8构成8个采集通道分别设有I、II、III个接口 ；时钟分配器5设有I、II、III、IV、V、VI、VII、VIII、IX个接口；8个采集通道的采集通道2-1、采集通道2-2、……、采集通道2-8的II接口分别分别与时钟分配器5的I、II、III、IV、V、VI、VII、VIII 接口连接。FPGA单元3由FPGA可编程逻辑器件6和配置存储器7构成FPGA可编程逻辑器件6设有ι、π、ιπ、ιν、ν、νι、νπ、νιπ、ιχ、χ、χι个接口 ;fpga可编程逻辑器件6的x接口与配置存储器7连接。处理器单元4由数字信号处理器8和千兆以太网端口 8组成数字信号处理器8设有I、II个接口 ；数字信号处理器8的II接口与千兆以太网端口 9连接。各部件的连接分路器I的前端连接高频模拟信号RF信号，其后端的I、II、III、IV、V、VI、VII、VIII接口分别与AD采样单元2的8个采集通道的采集通道2-1、采集通道2_2、……、采集通道2-8的接口 I连接。AD采样单元2的8个采集通道采集通道2_1、采集通道2_2、……、采集通道2_8的接口 III分别通过接口电路与FPGA单元3的FPGA可编程逻辑器件6的I、II、III、IV、V、VI、VII、VIII的接口连接；时钟分配器5的IX接口与FPGA单元3的FPGA可编程逻辑器件6的IX接口连接。FPGA单元3的FPGA可编程逻辑器件6的XI接口与处理器单元4的数字信号处理器8的I接口连接。本实用新型实施时I.将FPGA可编程逻辑器件6的小波变换程序、配置存储器7的指令程序以及数字信号处理器8的处理程序烧入芯片；2.为时钟分配器5供电，实现8个采集通道的相位分配；3.输入高频模拟信号RF信号，通过分路器I分为强度适中的8路完全相同的信号；[0034]4.通过FPGA可编程逻辑器件6带FPGA信号反馈的时钟分配器5控制8路采集通道的采集通道2-1、采集通道2-2、……、采集通道2-8的相位，实现信号均分后的数字采样；5.各采集通道的采集通道2-1、采集通道2-2、……、采集通道2_8将信号发送到接口电路转换为符合FPGA可编程逻辑器件6要求的信号类型；6. FPGA可编程逻辑器件6根据配置存储器7预设的控制指令对数字信号处理器8的数字信号进行小波变换滤波处理；7.信号提取后由FPGA可编程逻辑器件6传送到数字信号处理器8进行谱图识别、
参数分析等高端应用；8.高端应用结果进行标准编码，通过千兆以太网端口 9上传。
权利要求1.局部放电数字信号处理系统，其特征在于，系统由分路器、AD采样单元、FPGA单元和处理器单元组成 分路器后端设有I、II、III、IV、V、VI、VII、VIII个接口 ； AD采样单元由8个采集通道和时钟分配器组成8个采集通道分别设有I、II、III个接口 ；时钟分配器设有I、II、III、IV、V、VI、VII、VIII、IX个接口 ；8个采集通道的II接口分别与时钟分配器的I、II、III、IV、V、VI、VII、VIII接口连接； FPGA单元由FPGA可编程逻辑器件和配置存储器构成FPGA可编程逻辑器件设有I、II、III、IV、V、VI、VII、VIII、IX、X、XI个接口 ；FPGA可编程逻辑器件的X接口与配置存储器连接； 处理器单元由数字信号处理器和千兆以太网端口组成数字信号处理器设有I、II个接口；数字信号处理器的II接口与千兆以太网端口连接； 各部件的连接 分路器的前端连接高频模拟信号RF信号，其后端的I、II、III、IV、V、VI、VII、VIII接口分别与AD采样单元的8个采集通道的接口 I连接； AD采样单元的8个采集通道的接口 III分别通过接口电路与FPGA单元的FPGA可编程逻辑器件的I、II、III、IV、V、VI、VII、VIII的接口连接；时钟分配器的IX接口与FPGA单元的FPGA可编程逻辑器件的IX接口连接； FPGA单元的FPGA可编程逻辑器件的XI接口与处理器单元的数字信号处理器的I接口连接。
专利摘要本实用新型公开了局部放电数字信号处理系统，。系统由分路器、AD采样单元、FPGA单元和处理器单元组成。AD采样单元由8个采集通道和时钟分配器组成，FPGA单元由FPGA可编程逻辑器件和配置存储器构成，处理器单元由数字信号处理器和千兆以太网端口组成。本实用新型的优点是实现用市场可采购的中低速芯片实现GHz级别的高速数据采集，使数据准确度更高，可以实现远程监控功能。
文档编号G01R31/12GK202583803SQ20122024857
公开日2012年12月5日 申请日期2012年5月30日 优先权日2012年5月30日
发明者郭丽娟, 吕泽承, 邓雨荣, 张炜, 赵勇 申请人:广西电网公司电力科学研究院, 宁波理工监测科技股份有限公司