专利名称：一种逻辑故障定位的方法
技术领域：
本发明涉及集成电路技术领域，特别涉及一种逻辑故障定位的方法。
背景技术：
伴随着集成电路规模的迅速发展，逻辑结构越来越复杂，芯片集成度的不断提高，以及工艺水平的不断进步，从而使芯片在芯片级和系统级遭到越来越大的测试挑战，此时早期经典的测试手段和方法已经无法满足要求。此外，随着集成电路时钟频率的不断提高和输入输出管脚集成门数的越来越多，以往的单纯从改进测试设备的角度来解决集成电路测试的问题已无法适应集成电路发展的需要，人们认识到测试已不再单纯的是出现集成电路产品之后的验证手段，而需要从设计阶段就要对测试进行考虑。与此 同时，随着集成电路复杂度的不断提高，测试占集成电路产品研发的成本却迅速递增。因此随着芯片的工作频率逐步增加，晶体管特征长度越来越�。ノ患啥仍嚼丛礁撸纱嘶岽床馐愿丛踊奈侍庖约把蟹⒎延玫脑龈�。因此集成电路测试问题已经日益突出，急需得到解决。一种既能确保产品较高质量，同时能使成本划算的测试方法可测性设计应运而生。DFT (design for test),即可测性设计,是指为使测试尽可能简单而在设计中有意识地加入附加逻辑设计的方法。可测性设计的出现很好地解决了芯片级测试的问题，为集成电路产品的测试带来便利。在通过对可测性设计理论深入研究的基础上，对一款芯片进行了可测性设计，然而由于该款专用芯片的特殊性导致逻辑故障无法定位，这会造成良率过低的问题，从而增加芯片研发成本。测试结果表明有故障的芯片中一部分是由于MBIST(存储器内建自测试)未通过，另一部分是由于固定型故障和状态跳变故障未通过。其中MBIST部分的故障导致测试未通过的芯片，可以根据测试反映的故障信息，利用芯片内部冗余设计进行修复；而由固定型故障和状态跳变故障所引起的故障，从测试机台上得到的信息，只能提供发生故障的测试循环次数，以及发生故障的扫描链名，无法准确及时提供故障模块信息。为得到准确故障信息，需间接从故障文件中逐一搜索，显然这样会耗费大量时间，并且这样的过程会出现误差导致找出的故障位置偏离；而且进行故障结果转换前需要进行设计规则的检查，这往往需要很长时间，因此传统的方法只能用来进行故障分析找出故障原因，以作为下次设计修改的依据和分析数据，无法满足在测试现场进行立刻EFUSE修改的需求。
发明内容
本发明所要解决的问题传统测试故障诊断方法无法精确定位到芯片中具体�？榈募拇嫫鞯ピ鱿止收希飧哂嘈薷垂ぷ鞔匆欢ㄌ粽剑⒁虼丝赡芑崾挂恍┬酒薹ㄐ薷炊涑煞掀斐伤鹗�。本发明所采取的技术方案
芯片底层�？橛�8条扫描链,每个宏�？椴糠�(region)有8行8列64个底层�？�,可以将此看作一个8*8阵列，如图I所示。测试时将扫描端口(sil-siS)并行输入扫描链进行扫描测试，一旦出现故障，在扫描测试结果文件中即显示出某一列故障信息，由阵列坐标原理，只要得到准确的坐标即可定位阵列中的点，即可准确定位到芯片中的具体�？椋佣迪致呒收隙ㄎ�。本发明的有益效果
测试时将扫描端口 sil-si8并行输入扫描链进行扫描测试,一旦出现故障,在扫描测试结果log文件中即显示出某一列故障信息。由阵列坐标原理，只要得到准确的坐标即可定位阵列中的点，即可准确定位到芯片中的具体�？椋佣迪致呒收隙ㄎ唬档土顺杀�。
图I为region 8*8阵列示意图； 图2是改进后的底层�？榈纳枇床迦牒蟮氖疽馔�。图3改进后region内部扫描链插入后的示意图
具体实施例方式本发明的具体实施步骤如下所示
步骤一在底层�？橹屑尤�8个二选一选择器，选择控制该�？橹�8条扫描链。步骤二 将宏模块部分中所有底层�？橐源烁从茫痹诤昴？椴糠植糠旨尤胍桓鲆肼肫骼纯刂普�8位也就是8行底层�？榈墓ぷ髯刺�。步骤三扫描设计时每次通过配置译码输出控制一行底层�？榇蚩�(即定位阵列的行)，其余7行56个底层模块全部通过二选一选择器旁路掉，此时生成的测试向量是用来扫描测试这一行的底层�？�。步骤四扫描测试时，扫描输入端口(sil-siS)并行输入的测试向量只通过一行的测试，若此行有故障，即可在故障文件中显示出是扫描输入端口 sil-siS中某一列，即定位阵列的列。步骤五8次扫描测试后即可得到最终测试结果，从而可以准确定位到region中具体哪个底层�？槌鱿止收稀Ｓ捎诩拇嫫骷兑丫迪值撞隳？榈纳枋淙攵丝冢虼丝刹庑陨杓粕璨迦胧保扌瓒远丝诮兄匦屡渲�。同时加入一个控制底层�？榈亩∫谎≡衿鞫丝诿罾纯刂聘玫撞隳？槭欠癫斡肷�。图2是改进后的底层�？榈纳枇床迦牒蟮氖疽馔�。图中8条扫描路径通过8个二选一选择器来进行连接。定位扫描时，压缩扫描可能导致最终的结果发散，不易于在故障文件中反映出具体的扫描链故障；另外每次扫描只有8个底层模块经过扫描链，因此测试时间可以接受。基于上述考量，本发明在进行逻辑故障定位扫描测试设计时采用无压缩结构，根据控制扫描的需要，多出一个4-16译码器。图3所示是改进后region内部扫描链插入后的示意图，图中下部黑线表示从扫描控制配置端口中解码出来的旁路控制信号线，它们控制扫描的行数，产生相应的测试向量。本发明共产生9次测试向量。首先采用全扫描设计下产生的测试向量，正常扫描，如果通过扫描并无故障，无需再去测试另外8次所产生的测试向量；如果出现故障， 并显示不是由内存所产生，再用新型故障定位法产生的测试向量进行扫描定位，确定底层�？楣收系刂�。
权利要求
1.一种逻辑故障定位的方法，其特征在于 步骤一在底层�？橹屑尤�8个二选一选择器，选择控制该�？橹�8条扫描链； 步骤二 将宏�？椴糠种兴械撞隳？橐源烁从茫痹诤昴？椴糠植糠旨尤胍桓鲆肼肫骼纯刂普�8位也就是8行底层�？榈墓ぷ髯刺� 步骤三扫描设计时每次通过配置译码输出控制一行底层�？榇蚩�(即定位阵列的行)，其余7行56个底层�？槿客ü∫谎≡衿髋月返簦耸鄙傻牟馐韵蛄渴怯美瓷璨馐哉庖恍械牡撞隳？椋� 步骤四扫描测试时，扫描输入端口并行输入的测试向量只通过一行的测试，若此行有故障，即可在故障文件中显示出是扫描输入端口中某一列，即定位阵列的列； 步骤五8次扫描测试后即可得到最终测试结果，从而可以准确定位到宏�？椴糠种芯咛宓撞隳？槌鱿止收系奈恢�。
2.根据权利要求I所述的逻辑故障定位的方法，其特征在于在执行步骤一之前，加入一个控制底层�？榈亩∫谎≡衿鞫丝诿罾纯刂聘玫撞隳？槭欠癫斡肷�。
3.根据权利要求I所述的逻辑故障定位的方法，其特征在于设置一个控制扫描4-16译码器，进行测试逻辑故障定位扫时采用无压缩结构。
4.根据权利要求I所述的逻辑故障定位的方法，其特征在于在执行步骤一之前，采用全扫描设计下产生的测试向量，如果出现故障，则执行步骤一。
全文摘要
本发明公开了逻辑故障定位的方法，涉及集成电路技术领域。本发明为了传统测试故障诊断方法无法精确定位到芯片中具体�？榈募拇嫫鞯ピ鱿止收希扇⌒酒撞隳？橛�8条扫描链，每个region部分有8行8列64个底层�？椋梢越丝醋饕桓�8*8阵列，测试时将扫描端口si1-si8并行输入扫描链进行扫描测试，一旦出现故障，在扫描测试结果log文件中即显示出某一列故障信息。由阵列坐标原理，只要得到准确的坐标即可定位阵列中的点，即可准确定位到芯片中的具体�？椋佣迪致呒收隙ㄎ唬档土诵酒杀�。
文档编号G01R31/3177GK102841307SQ20121037086
公开日2012年12月26日 申请日期2012年9月29日 优先权日2012年9月29日
发明者张震, 戚湧, 方赓 申请人:南京理工大学常熟研究院有限公司
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