专利名称：一种多功能雷达信号处理板的制作方法
技术领域：
本发明涉及一种多功能雷达信号处理板，属于雷达实时信号处理及其相关技术领域。
背景技术：
雷达实时信号处理板卡主要应用于雷达信号处理系统，一般需要具有高速多通道数据采集功能、运算密集的实时信号处理功能、专用的对外接口功能等。而目前大多数的雷达实时信号处理板卡，其采样率低、运算能力和缓存容量较小，各种功能芯片集成不够丰富，难以完成高数据率、运算密集的雷达信号处理任务。
发明内容
本发明的目的在于克服已有雷达实时信号处理板卡处理能力不够强大、各种功能芯片集成不够丰富的缺点，针对TI高性能DSP和Xilinx高性能FPGA实现了一款多功能雷达信号处理板。该款板卡具有处理能力强、各种功能芯片集成度高等优点。实现本发明的技术方案如下一种多功能雷达信号处理板，包括电源�？椤⒘礁鯠SP处理节点、两个FPGA处理节点、两个CPLD�？�、三个高速ADC模块、一个高速DAC模块、一个LVDS数据采集输出�？�、两个低速ADC�？�、两个低速DAC�？橐约傲礁龃衾氲耐酱谀？椋黄渲兴鯠SP处理节点由一片TMS320C6455和一组容量为512MB的DDR2SDRAM组成；其中第一 FPGA处理节点为一片XC6VLX130T，第二 FPGA处理节点由一片XC6VLX130T和3组容量均为9MB的ZBTRAM组成，CPLD�？槲黄琗A2C384，LVDS数据采集输出�？橛蒁S92LV1023E芯片和LMH0001芯片组成，高速ADC�？槲狝DS5444芯片，高速DAC�？槲狣AC5672芯片，低速ADC�？槲狝D7874芯片，低速DAC模块为DAC8412芯片，带隔离的同步串口�？橛�、一片发送电平转换芯片ds96fl74、一片接收电平转换芯片ds96fl75以及两片光耦隔离芯片HCPL5631组成；上述各器件之间的连接关系为两个DSP处理节点通过串行RapidIO接口互联，两个FPGA处理节点通过高速并行差分线连接；其中一 DSP处理节点通过EMIF总线与第二FPGA处理节点相连，另一 DSP处理节点通过另一EMIF总线与第二 FPGA处理节点、两个CPLD�？�、两个低速ADC�？�、两个低速DAC�？橐约傲酱衾氲耐酱谀？榉直鹣嗔坏诙﨔PGA处理节点进一步与高速DAC�？楹蚅VDS数据采集输出�？榉直鹣嗔坏谝� FPGA处理节点与三个高速ADC�？榉直鹣嗔�。有益效果首先、本发明信号处理板由于采用了三个高速ADC�？椋梢酝瓿扇纺Ｄ庑藕诺牟裳柯凡裳矢叽�250MSPS，输入模拟信号带宽可达800MHz ;由于采用了两片Xilinx高性能FPGA-XC6VLX130T芯片，可以完成96GMACs运算；由于集成了两片TMS320C6455芯片，可以完成16GMACS运算和两个422电平的mcbsp串口 ；由于集成了两个CPLD�？椋梢酝瓿筛髦肿楹下呒怂愫透髦挚刂菩藕藕褪毙蛐藕诺慕涌� ；由于集成了 LVDS数据采集输出模块，可以完成数据率高达660Mb/s的串行数据输出，且传输距离可以达到IOm以上；由于集成了高速DAC�？椋梢曰胤帕铰�275MSPS数据率的数字信号；由于集成了两个低速ADC�？椋梢酝瓿砂送ǖ�12b it的低速数据采集功能；由于集成了两个低速DAC�？椋梢酝瓿砂送ǖ�12bit的低速数据回放功能。其次、由本发明雷达实时信号处理板卡构建的雷达信号处理系统不仅处理能力强、缓存容量大、易于管理，而且集成了多路高速数据采集、远距离LVDS数据采集输出、高速数据回放、带隔离的同步串口、多路低速采集和多路低速回放等丰富的功能。
图I是本发明多功能雷达信号处理板的原理框图。
具体实施例方式下面结合附图与具体实施方式
对本发明做进一步详细描述如图I所示，本发明多功能雷达信号处理板，包括两个DSP处理节点(DSP1、DSP2)、两个FPGA处理节点(FPGAI、FPGA2 )、两个CPLD�？椤⑷龈咚貯DC�？�、一个高速DAC�？�、一个LVDS数据采集输出�？�、两个低速ADC�？椤⒘礁龅退貲AC�？�、两个带隔离的同步串口�？�。在图I中由于本发明所包括的器件较多，因此省略画出一些器件，例如低速ADC和低速DAC分别只给出了一个；同时由于DSP调试口、FPGA调试口等通常为一个信号处理板上基本都有的�？椋虼嗽谕糏中给出。DSP处理节点由一片TMS320C6455和一组容量为512MB的DDR2SDRAM组成；第一FPGA 处理节点(FPGAl)为一片 XC6VLX130T，第二 FPGA 处理节点(FPGA2)由一片 XC6VLX130T和3组容量均为9MB的ZBTRAM组成，CPLD模块为一片XA2C384，LVDS数据采集输出�？橛蒚I公司的DS92LV1023E芯片和LMH0001芯片组成，其中DS92LV1023E芯片完成数据并串转换功能，LMH0001完成串行驱动功能，可以完成数据率高达660Mb/s的串行数据输出，且传输距离可以达到IOm以上；高速ADC�？槲猅I公司的ADS5444芯片，3片高速ADC将采集后的数据并行传输给FPGA1，可在FPGAl中完成雷达信号处理中的数字下变频和脉冲压缩运算，FPGAl将处理后的数据发送给FPGA2，FPGA2将数据缓存到ZBTRAM中，并做相参积累运算，最后将数据通过EMI F接口发送给DSPl或DSP2 ;高速DAC�？槲猅I公司的DAC5672芯片，其接收FPGA2的数据并实现数据回放；低速ADC�？槲狝DI公司的AD7874芯片，可用于采集一些模拟电压传感器信号，采集的数据通过EMI F接口传给DSP2 ;低速DAC�？槲狝DI公司的DAC8412芯片，受DSP2的EMI F接口控制，可以实现数据回放或电压控制；带隔离的同步串口�？橛梢黄⑺偷缙阶恍酒琩s96fl74、一片接收电平转换芯片ds96fl75、四片光耦隔离芯片HCPL5631组成，其通过DSP处理节点上的mcbsp接口与DSP处理节点相连，可以实现422电平、同时收发的同步串口 ；两个DSP处理节点通过串行RapidIO接口实现4个Ix互联，总数据率高达25Gbps ;两个FPGA处理节点通过高速并行的16对差分线连接，可实现800MB/S的IO带宽。综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种多功能雷达信号处理板，其特征在于，包括电源�？�、两个DSP处理节点、两个FPGA处理节点、两个CPLD�？�、三个高速ADC�？�、一个高速DAC�？�、一个LVDS数据采集输出�？�、两个低速ADC�？�、两个低速DAC�？橐约傲礁龃衾氲耐酱谀？椋� 其中所述DSP处理节点由一片TMS 320C6455和一组容量为512MB的DDR2SDRAM组成；其中第一 FPGA处理节点为一片XC6VLX130T，第二 FPGA处理节点由一片XC6VLX130T和3组容量均为9MB的ZBTRAM组成，CPLD�？槲黄琗A2C384，LVDS数据采集输出�？橛蒁S92LV1023E芯片和LMH0001芯片组成，高速ADC�？槲狝DS5444芯片，高速DAC模块为DAC5672芯片，低速ADC�？槲狝D7874芯片，低速DAC�？槲狣AC8412芯片，带隔离的同步串口�？橛梢黄⑺偷缙阶恍酒琩s96fl74、一片接收电平转换芯片ds96fl75以及两片光耦隔离芯片HCPL5631组成； 上述各器件之间的连接关系为两个DSP处理节点通过串行RapidIO接口互联，两个FPGA处理节点通过高速并行差分线连接；其中一 DSP处理节点通过EMIF总线与第二 FPGA处理节点相连，另一 DSP处理节点通过另一 EMIF总线与第二 FPGA处理节点、两个CPLD�？�、两个低速ADC�？�、两个低速DAC�？橐约傲酱衾氲耐酱谀？榉直鹣嗔坏诙﨔PGA处理节点进一步与高速DAC�？楹蚅VDS数据采集输出�？榉直鹣嗔坏谝� FPGA处理节点与三个高速ADC模块分别相连。
全文摘要
本发明提供一种多功能雷达信号处理板，包括电源�？椤⒘礁鯠SP处理节点、两个FPGA处理节点、两个CPLD�？�、三个高速ADC�？�、一个高速DAC�？�、一个LVDS数据采集输出�？�、两个低速ADC�？�、两个低速DAC模块以及两个带隔离的同步串口模块；本发明的处理板采用高性能DSP和Xilinx高性能FPGA实现，使得该款板具有处理能力强、各种功能芯片集成度高等优点。
文档编号G01S7/02GK102928821SQ201210433349
公开日2013年2月13日 申请日期2012年11月2日 优先权日2012年11月2日
发明者徐成发, 谢民, 高梅国 申请人:北京理工大学
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