专利名称：一种锁相环回路中相位差检测方法、装置及电路的制作方法
技术领域：
本发明涉及本发明涉及电子技术领域，尤其涉及一种锁相环回路中相位差检测方法、装置及电路。
背景技术：
现今，芯片信号相位差的检测日益重要，尤其在需要精确时间同步的系统中，相位差检测准确与否成为时间能否同步成功的关键，而且，随着系统对故障告警精度要求的提升，相位检测技术在系统故障检测上的应用亦显重要。目前，在元件可编程逻辑门阵列(FPGA，Field Programmable Gate Array)内部信号检测相位差的方法，通常是通过一个工作频率较高的检测时钟信号对两个需要比较相位的频率较低的被检时钟信号进行采样，检测时钟信号通过两个计数器统计自身与两个被检时钟信号的相位倍数，比较两个计数器的数值，从而确定两个频率较低时钟信号的相位差值。以上现有技术中，由于检测时钟信号与被检时钟信号的频率有倍数的关系，将检测时钟信号的频率用F2表示，被检测时钟信号的频率用Fl表示，可测量的相位差值用η 表示，则此三者的关系可用公式表示为F2 = FlX360/n，假设被检测时钟信号的频率为 30Mhz,当检测时钟信号的频率为240Mhz，即8倍于被检测时钟信号的频率时，才可以检测出45度相位差，可见，当被检时钟信号频率增高时，检测时钟信号的工作频率需要倍增，但是检测时钟信号的工作频率范围受芯片设计的限制，现有技术中检测时钟信号的工作频率最高不超过400兆赫兹，因此，导致测量精度受到影响。
发明内容
本发明实施例提供了一种锁相环电路中相位差检测方法、装置及电路，能够提高相位差值检测的精度。本发明实施例提供的一种锁相环电路中相位差检测方法，包括将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路；设置第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差；将所述输出时钟信号作为反馈时钟信号输入第二锁相环回路；检测所述第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为所述第一时钟信号与所述第二时钟信号的相位差；若不存在，则调整所述设置的相位差，直至检测到所述第二锁相环回路的输出信号中存在相位锁定信号。本发明实施例提供的一种锁相环电路中相位差检测装置，包括输入�？椋糜诮谝皇敝有藕攀淙氲谝凰嗷坊芈罚诙敝有藕偶暗谝皇敝有藕挪氖涑鍪敝有藕抛魑蠢∈敝有藕攀淙氲诙嗷坊芈罚簧柚媚？椋糜谏柚玫谝皇敝有藕庞胨龅谝皇敝有藕挪氖涑鍪敝有藕诺南辔徊睿患觳饽？椋糜诩觳馑龅诙嗷坊芈返氖涑鲂藕胖惺欠翊嬖谙辔凰ㄐ藕牛舸嬖冢蛩柚玫南辔徊钗龅谝皇敝有藕庞胨龅诙敝有藕诺南辔徊睿坏髡？椋糜谌艏觳馑龅诙嗷坊芈返氖涑鲂藕胖胁淮嬖谙辔凰ㄐ藕牛虻髡錾柚玫南辔徊睿敝良觳獾剿龅诙嗷坊芈返氖涑鲂藕胖写嬖谙辔凰ㄐ藕�。本发明实施例提供的一种锁相环电路中相位差检测电路，包括第一锁相环回路及第二锁相环回路；所述第一锁相环回路包括第一鉴相器、第一环路滤波器、第一压控振荡器及第一分频器；所述第二锁相环回路包括第二鉴相器、第二环路滤波器、第二压控振荡器及第二分频器。从以上技术方案可以看出，本发明实施例具有以下优点利用锁相环回路来检测信号的相位差，由于锁相环回路中压控振荡器工作频率比较高，在设置及调节第一时钟信号及其输出时钟信号之间的相位差时，可设置及调整范围较大，因此可检测的信号频率范围较大。
图1为本发明实施例中锁相环电路中相位差检测方法一个实施例示意图；图2为锁相环回路的结构示意图；图3为本发明实施例中锁相环电路中相位差检测方法的基本电路结构示意图；图4为本发明实施例中锁相环电路中相位差检测装置一个实施例示意图；图5为本发明实施例中锁相环电路中相位差检测电路一个实施例示意图。
具体实施例方式本发明实施例提供了一种锁相环电路中相位差检测方法及装置，用于提高相位差值检测的精度，下面分别进行详细说明。请参阅图1，本发明实施例中的锁相环电路中相位差检测方法的一个实施例可以如下所述。101、将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路。例如，本发明实施例是利用FPGA内部的锁相环回路(PLL，Phase Locked Loop)进行相位差的检测，锁相环回路是一种反馈控制电路，可利用外部输入的参考信号控制回路内部振荡信号的频率和相位，锁相环回路的结构示意图请参阅图2，锁相环回路包括鉴相器201、环路滤波器202、压控振荡器203及分频器204。其中，鉴相器201是一种相位比较装置，用于比较输入时钟信号和压控振荡器输出时钟信号的相位，将比较后得到的相差信号发送到环路滤波器202，环路滤波器202是一个低通滤波器，可滤除相差信号的高频部分和噪声，得到压控电压，压控振荡器203是一个电压-频率转换器，利用压控电压控制输入时钟信号的频率，使输出时钟信号的频率与输入时钟信号的频率靠拢，当二者频率相等时锁定相位，使得输出电压与输入电压保持固定的相位差值，一般压控振荡器的工作频率在600M赫兹到1. 6G赫兹，为了便于比较输入时钟信号与输出时钟信号的相位，通常PLL中会加入分频器204，通过分频器204获取输入时钟信号与输出时钟信号频率的最小公因数。本发明实施例中，第一锁相环回路与第二锁相环回路相连，第一时钟信号与第二时钟信号为待检测的两个时钟信号，将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路。请参阅图3，本发明实施例中锁相环电路中相位差检测方法的基本电路结构示意图，其中包括第一锁相环回路301与第二锁相环回路302相连，第一 PLL301的输出时钟信号及第二时钟信号输入第二 PLL302中。需要说明的是，第一时钟信号与第二时钟信号频率相同，这样二者的相差固定，测量相差才有意义。102、设置第一时钟信号与其产生的输出时钟信号的相位差。本发明实施例中，将第一时钟信号输入到锁相环回路后，可在锁相环回路的输出端产生输出时钟信号，可以设置第一时钟信号与其输出时钟信号的相位差，具体可以设置为任意值，但要保证在芯片及锁相环回路工作频率允许范围内，例如可设置为30°、45°寸。可以理解的，该输出时钟信号与该第一时钟信号的频率相同。103、将输出时钟信号作为反馈时钟信号输入第二锁相环回路。将102中与第一时钟信号有可知相位差的输出时钟信号作为反馈时钟信号输入第二锁相环回路，与第二时钟信号同处于第二锁相环回路中，即，第一锁相环中第一时钟信号的输出时钟信号，与第二锁相环中的反馈信号是同一个信号，当该反馈时钟信号与该第二时钟信号相位相同时，第二锁相环回路输出端可输出相位锁定信号。104、检测第二锁相环回路的输出信号中是否存在相位锁定信号。检测第二锁相环回路的输出信号中是否存在相位锁定信号，如果存在，则表示反馈时钟信号与第二时钟信号相位相同，那么，102中设置的第一时钟信号与其输出时钟信号的相位差，便为第一时钟信号与第二时钟信号的相位差。请继续参阅图3，当第一 PLL301中第一时钟信号的输出时钟信号，即反馈信号，与第二 PLL302接收的第二时钟信号相位差相同时，则第二 PLL可输出相位锁定信号，此时可在第二 PLL输出端检测到相位锁定信号。若检测不到相位锁定信号，则表示反馈时钟信号与第二时钟信号有相位差，执行 104。105、调整设置的第一时钟信号与其输出时钟信号的相位差，直至检测到第二锁相环回路的输出信号中存在相位锁定信号。若在第二 PLL输出端检测不出相位锁定信号，则表示反馈时钟信号与第二时钟信号有相位差，调整所设置的第一时钟信号与其输出时钟信号的相位差，直至在第二锁相环回路的输出信号中检测到相位锁定信号，那么此时反馈时钟信号与第二时钟信号的相位差相同，则调整后的第一时钟信号与其输出时钟信号的相位差，为第一时钟信号与第二时钟信号的相位差。需要说明的是，调整第一时钟信号与其输出时钟信号的相位差，与102中设置第一时钟信号与其输出时钟信号的相位差的方式相同，此处不再赘述。需要进一步说明的是，第二时钟信号也可为芯片内部产生的信号，若第二时钟信号与第一时钟信号频率不同，可先调整到与第一时钟信号相同再进行后续相位检测过程， 具体相位检测过程可参见本实施例所描述内容，此处不再赘述。本发明实施例中，在FPGA内部的第一锁相环回路中输入第一时钟信号，将待检测相位差的第二时钟信号输入第二锁相环回路，可先设置第一时钟信号与其产生的输出时钟信号的相位差，将该输出时钟信号作为反馈时钟信号输入第二锁相环回路，通过在第二锁相环回路的输出端检测是否存在锁相信号，调整第一时钟信号与该输出时钟信号之间的相位差，直至第二锁相环回路输出相位锁定信号，则第一时钟信号与该输出时钟信号之间的相位差，为第一时钟信号与第二时钟信号之间的相位差，由于锁相环回路中的压控振荡器工作频率远高于一般单一检测时钟信号的频率，根据检测时钟信号与检测精度的关系可知，在FPGA内部使用锁相环回路的时钟信号频率检测相位差，由于时钟信号的频率比较高，因此可检测相位差的精度比较大，同时，可检测的待检测时钟信号频率范围也比较大， 一般的，可检测信号的频率范围可达5M赫兹到800M赫兹。为便于理解，下面以一具体应用场景对本发明实施中的锁相环回路中相位差检测方法进行描述。锁相环回路A与锁相环回路B是FPGA内部两个级联的锁相环，CLKA与CLKB为两个待检测的时钟信号，可将CLKA输入锁相环回路A，将CLKB输入锁相环回路B进行相位差的检测。CLKF为CLKA在锁相环回路A中产生的输出时钟信号，可先设置CLKA与CLKF的相位差为30°，具体的预置方式可以由人工控制预置，可以由外部逻辑控制器预置，也可以是通过其他本领域公知技术进行预置，此处不作限定。CLKA输入锁相环回路A后，在锁相环回路A的输出端产生与CLKA相位差为30°的 CLKF,将CLKF作为锁相环回路B的反馈时钟信号输入锁相环回路B，此时，CLKF与CLKB均输入锁相环回路B，可在锁相环回路B的输出端检测是否存在输出的相位锁定信号，如果检测到存在输出的相位锁定信号，表示CLKF与CLKB相位相等，而CLKA与CLKF相位差为30°， 那么CLKA与CLKB的相位差也为30°，入错检测不到输出的相位锁定信号，则表示CLKF与 CLKB相位不相等，可调整CLKA与CLKF的相位差，比如将相位差调整到45°，如果此时检测到存在输出的相位锁定信号，则可推断CLKA与CLKB的相位差为45°，如果调整后仍然检测不到输出的相位锁定信号，则继续调整，直到锁相环回路B输出端检测到存在输出的相位锁定信号，此时的CLKA与CLKF的相位差便为待测信号CLKA与CLKB的相位差。下面介绍本发明实施例提供的锁相环回路中相位检测装置，请参阅图4，本发明实施例提供的锁相环回路中相位检测装置的一个实施例包括输入�？�401，设置�？�402， 检测�？�403，调整�？�404。输入�？�401，用于将第一时钟信号输入第一锁相环回路，将第二时钟信号及第一时钟信号产生的输出时钟信号作为反馈时钟信号输入第二锁相环回路。设置�？�402，用于设置第一时钟信号与第一时钟信号产生的输出时钟信号的相位差。检测�？�403，用于检测第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为第一时钟信号与所述第二时钟信号的相位差。调整模块404，用于若检测第二锁相环回路的输出信号中不存在相位锁定信号，则调整设置的相位差，直至检测到第二锁相环回路的输出信号中存在相位锁定信号。为便于理解，下面以一具体应用场景对本实施例中锁相环回路中相位检测装置内的各�？橹涞牧到兴得�。
本实施例中，第一时钟信号与第二时钟信号为待检测相位差的两个时钟信号，需要说明的是，第一时钟信号与第二时钟信号频率相同，这样二者的相差固定，测量相差才有
眉、ο首先输入�？�401将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路，设置�？�402设置第一时钟信号与其产生的输出时钟信号的相位差，该相位差可以是任意值，可以理解的，该输出时钟信号与该第一时钟信号的频率相同。而后，输入�？�401将该输出时钟信号作为反馈时钟信号输入第二锁相环回路， 即第一时钟信号在第一锁相环所产生的输出时钟信号，与第二锁相环回路中的该反馈信号为同一个信号，此时，该输出时钟信号与第二时钟信号同处于第二锁相环回路中。检测�？�403检测第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则表示该反馈时钟信号与第二时钟信号相位相同，那么设置�？�402所设置的第一时钟信号与其输出时钟信号的相位差，便为第一时钟信号与第二时钟信号的相位差，若不存在，则由调整�？�404调整所设置的相位差，直至检测到第二锁相环回路的输出信号中存在相位锁定信号，那么调整后的第一时钟信号与其输出时钟信号的相位差，为第一时钟信号与第二时钟信号的相位差。需要说明的是，调整第一时钟信号与其输出时钟信号的相位差，与设置第一时钟信号与其输出时钟信号的相位差的方式相同，此处不再赘述。本实施例中，输入�？�401将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路，设置�？�402设置第一时钟信号与其产生的输出时钟信号的相位差，输入模块401将该输出信号作为反馈时钟信号输入第二锁相环回路，检测�？�403检测第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则表示该反馈时钟信号与第二时钟信号相位相同，那么设置�？�402所设置的第一时钟信号与其输出时钟信号的相位差，便为第一时钟信号与第二时钟信号的相位差，若不存在，则由调整�？�404调整所设置的相位差，直至检测到第二锁相环回路的输出信号中存在相位锁定信号，那么调整后的第一时钟信号与其输出时钟信号的相位差，为第一时钟信号与第二时钟信号的相位差，利用锁相环回路来检测信号的相位差，由于锁相环回路中压控振荡器工作频率比较高，根据检测时钟信号与检测精度的关系可知，因此可检测相位差的精度比较大，同时，可检测的待检测时钟信号频率范围较大。下面介绍本发明实施例提供的锁相环回路中相位检测电路，请参阅图5，本发明实施例提供的锁相环回路中相位检测电路的一个实施例包括第一锁相环回路501及第二锁相环回路502。第一锁相环回路501包括第一鉴相器5011，用于比较输入时钟信号和第一压控振荡器5013输出时钟信号的相位，并将比较后得到的相差信号发送到第一环路滤波器5012 ；第一环路滤波器5012，用于滤除相差信号的高频部分和噪声，得到压控电压；第一压控振荡器5013，用于利用压控电压控制输入时钟信号的频率，使输出时钟信号的频率与输入时钟信号的频率靠拢，当二者频率相等时锁定相位，使得输出电压与输入电压保持固定的相位差值；第一分频器5014，用于获取输入时钟信号与输出时钟信号频率的最小公因数，从而便于比较输入时钟信号与输出时钟信号的相位。其中，第一鉴相器5011与第一环路滤波器5012及第一压控振荡器5013串联，第一分频器5014与第一鉴相器5011及第一压控振荡器5013并联。第二锁相环回路502包括第二鉴相器5021、第二环路滤波器5022、第二压控振荡器5023及第二分频器50M。其中，第二鉴相器5021与第一锁相环回路501中的第一压控振荡器5013串联。需要说明的是，第二锁相环回路502中各电路元件的连接方式、功能及作用的具体描述，请参见本实施例中对第一锁相环回路501中各电路元件的连接方式、功能及作用所描述的内容，此处不再赘述。本领域技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。以上对本发明所提供的一种锁相环回路中相位差检测方法、装置及电路进行了详细介绍，对于本领域的技术人员，依据本发明实施例的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
权利要求
1.一种锁相环回路中相位差检测方法，其特征在于，包括将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路； 设置第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差； 将所述输出时钟信号作为反馈时钟信号输入第二锁相环回路； 检测所述第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为所述第一时钟信号与所述第二时钟信号的相位差；若不存在，则调整所述设置的相位差，直至检测到所述第二锁相环回路的输出信号中存在相位锁定信号。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括 所述第一锁相环回路与所述第二锁相环回路级联。
3.根据权利要求1或2所述的方法，其特征在于，所述设置所述第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差包括通过控制逻辑控制器，设置所述第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差。
4.一种锁相环回路中相位差检测装置，其特征在于，包括输入�？椋糜诮谝皇敝有藕攀淙氲谝凰嗷坊芈罚诙敝有藕偶暗谝皇敝有藕挪氖涑鍪敝有藕抛魑蠢∈敝有藕攀淙氲诙嗷坊芈罚簧柚媚？椋糜谏柚玫谝皇敝有藕庞胨龅谝皇敝有藕挪氖涑鍪敝有藕诺南辔徊睿患觳饽？椋糜诩觳馑龅诙嗷坊芈返氖涑鲂藕胖惺欠翊嬖谙辔凰ㄐ藕牛舸嬖冢蛩柚玫南辔徊钗龅谝皇敝有藕庞胨龅诙敝有藕诺南辔徊睿坏髡？椋糜谌艏觳馑龅诙嗷坊芈返氖涑鲂藕胖胁淮嬖谙辔凰ㄐ藕牛虻髡錾柚玫南辔徊睿敝良觳獾剿龅诙嗷坊芈返氖涑鲂藕胖写嬖谙辔凰ㄐ藕�。
5.根据权利要求1所述的方法，其特征在于，所述设置�？椋褂糜谕ü刂坡呒刂破鳎柚盟龅谝皇敝有藕庞胨龅谝皇敝有藕挪氖涑鍪敝有藕诺南辔徊�。
6.一种锁相环回路中相位差检测电路，其特征在于，包括第一锁相环回路及第二锁相环回路；所述第一锁相环回路包括第一鉴相器、第一环路滤波器、第一压控振荡器及第一分频器；所述第二锁相环回路包括第二鉴相器、第二环路滤波器、第二压控振荡器及第二分频器。
全文摘要
本发明实施例公开了一种锁相环回路中相位差检测方法、装置及电路，用于提高相位差值检测的精度。本发明实施例方法包括设置第一锁相环回路中第一时钟信号与其输出时钟信号的相位差，并作为反馈时钟信号输入第二锁相环回路，检测该第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为第一时钟信号与第二锁相环回路中的第二时钟信号的相位差，若不存在，调整设置的相位差直至检测到输出信号中存在相位锁定信号。
文档编号G01R25/00GK102185607SQ201110027290
公开日2011年9月14日 申请日期2011年1月25日 优先权日2011年1月25日
发明者杨宇, 陈栋 申请人:上海华为技术有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
