专利名称：实作随机逻辑功能的基于半导体的测试装置的制作方法
技术领域：
此处所描述的标的的实施例大致上是关于半导体装置。更特别的是，该标的的实施例是关于可用来测试半导体制作工艺及/或单元程序库(cell libraries)的适合度的基于半导体的测试结构。
背景技术：
半导体装置、用来制造半导体装置的制作工艺、以及相关的测试电路和测试结构是众所周知的。芯片上(on-chip)测试架构通常是用来核对由特别工艺所制造的半导体装置(例如，使用单元程序库而实作逻辑功能的装置)的特定性质。就此方面而言，使用所提出的制造工艺及/或以被调查的特定单元程序库，制作该芯片上测试结构。因此，该芯片上测试结构可暴露至受控的测试条件(例如，高温操作寿命(HTOL)测试、扫描串链测试、辐射测试)，以决定依据该相同工艺技术所制作的其它装置是如何对该相同条件反应。 传统的芯片上测试架构通常使用对称结构加以制作，该对称结构导致对称工艺测试图案。对称图案倾向只重复所有可能布局结构的子集。因此，当使用只覆盖所有可能布局结构的子集的测试设计来进行(ramp up)制造工艺时,该工艺将予以最佳化，以仅生产此子集的布局结构。之后，当制造采用可能布局结构的整个集合的客户设计时，工艺产量可能不预期地下降，并且那个客户产品的生产可能延迟一段不希望的长时间。因此，希望采用尽可能覆盖许多布局结构的测试设计。此外，传统的芯片上测试架构可能在本质上不是非常具有弹性(也就是，容易容置不同的测试芯片尺寸、不同的工艺技术、不同的单元程序库、及类似者)。因此，希望具有有效率且有效的基于半导体的测试结构，该测试结构不会依赖对称结构。此外，希望具有可组构的芯片上测试结构，该芯片上测试结构可弹性地实作，以容置各种不同的芯片尺寸、工艺技术、及类似者。再者，从接下来的详细描述和附加的权利要求、连同伴随的附图和先前的技术领域和背景技术，其它希望的特征及特性将变得明显。
发明内容
提供一种基于半导体的测试装置的范例实施例。该测试装置包含多个测试丛集，各个具有多个数据缓存器及逻辑组件，该逻辑组件是组构以实施用来产生用于该多个数据缓存器的测试数据的随机逻辑功能。该测试装置也包含假随机总体刺激来源，耦接至该多个测试丛集，并且组构以产生用于该逻辑组件的假随机二元刺激。至少一些该多个测试丛集是耦接在一起，以支持数据缓存器输出的丛集间扇出扇入。也提供基于半导体的测试装置的另一个实施例。该测试装置包含测试丛集及耦接至该测试丛集的假随机总体刺激来源。该测试丛集包含多个数据缓存器及逻辑组件，各个该多个数据缓存器是组构以产生个别的缓存器输出，而该逻辑组件是组构以实施用来产生用于该多个数据缓存器的测试数据的随机逻辑功能。来自于该多个数据缓存器的子集的该缓存器输出充作至该逻辑组件的回馈。该假随机总体刺激来源是组构以产生用于该逻辑组件的假随机二元刺激。也提供基于半导体的测试装置的另一种范例实施例。该测试装置具有多个测试丛集，各个包含多个由随机逻辑所驱动的缓存器电路。该测试装置也具有假随机总体刺激来源，耦接至该多个测试丛集，并且组构以产生用于该随机逻辑的假随机二元刺激。各个该多个缓存器电路包含逻辑组件，组构以接收该假随机二元刺激和缓存器 回馈数据作为输入，并且组构以实施用来产生测试数据的随机功能；以及正反器，耦接以接收该测试数据作为正反器数据输入，该正反器是组构以产生时脉式正反器数据输出，以响应该正反器数据输入。至少一些来自于该多个测试丛集的第一测试丛集的该时脉式正反器数据输出充作该缓存器回馈数据，用于该多个测试丛集的第二测试丛集中的至少一些该逻辑组件。提供此发明内容，而以简化的形式引进选择的概念，该选择的概念在下方的具体实施方式
中，有进一步的描述。此发明内容并不打算识别请求的标的的关键特征或重要特征，也不打算用来作为帮助决定请求的标的的范围。
当连同接下来的图式加以考量时，可通过参考具体实施方式
及权利要求书，来对标的的更完整了解加以推衍，在该图式中，相同的参考编号在全部的图式中，是指类似的组件。图I是代表芯片上测试系统的范例实施例的示意方块图；图2是代表适合与图I中所显示的该芯片上测试系统一起使用的测试丛集的范例实施例的不意方块图；以及图3是代表适合与图2中所显示的该测试丛集一起使用的缓存器电路的范例实施例的示意方块图。
具体实施例方式接下来的详细描述在本质上仅作为例示之用，并且不打算限制标的的实施例或这种实施例的应用和使用。如此处所使用的，“范例”这两个字意指“充作范例、例子、或例示”。此处所描述作为范例的任何实作均不必要被解读为佳于或优于其它实施例。再者，没有意图被先前的技术领域、背景技术、发明内容或接下来的具体实施方式
中所出现的任何明示或暗示的理论限制。此处所出现的标的是关于弹性且通用的基于半导体的测试结构，该测试结构可用来发展、监视、及测试半导体制造工艺，包含那些正在发展中的。可以模仿可由半导体制造设备所制作的生产装置和芯片的设计的方式，来设计该测试结构。此外，该测试结构不需实作或部署真正的客户设计或任何私有第三人技术。在实施时，此处所出现的该测试结构可容易地适配于任何测试芯片尺寸、标准单元程序库、或设计工艺。此外，该测试结构可并入集成式除错特征，以促进有效且容易除错和装置筛选(device screening)。该测试结构可用于新的半导体制造工艺的逻辑产量学习和监视，以测试新的单元程序库、及/或发展新的电子设计自动化(EDA)工具。该测试结构本身可制作如半导体装置，也就是测试芯片。就此方面而言，该测试芯片是较佳地制作，以致于它包含或模仿晶圆厂客户设计的特定态样及特征，包含但不限于使用工业标准自动化配置及绕线工具(SAPR)的实作；使用正反器及逻辑闸(标准单元)的随机数字逻辑；高度利用配置面积及绕线轨迹；以及，没有再度发生对称图案。此外，该测试结构的设计在许多因素方面是非常具有弹性的，包含但不限于用于制作该测试芯片的制造工艺及技术；所使用的标准单元程序库；以及，该测试芯片维度(例如，宽度、长度、面积、及金属堆叠组构)。用作一种产量学习载 具(yield-learning vehicle),该测试结构含有支持例如但不限于扫描串链错误除错；逻辑错误除错；以及HTOL测试等特征的结构。现在参考附图，图I是代表芯片上测试系统100的范例实施例的示意方块图。该测试系统100是一种使用适当的制造工艺、而在半导体基板上实现所制作的半导体装置。使用正在被评估、调查、发展、或受测试的半导体工艺技术，来制作该测试系统100。换言之，该测试系统100是设计并且制造以容置测试及评估该制作工艺技术。在实施时，该测试系统100包含依据用来制作真正生产装置的相同技术及科技而制作的结构及组件。此特别的实施例通常包含、但不限于一个或多个测试丛集102 (通常为多个测试丛集102);耦接至该测试丛集102的假随机总体刺激来源104 ;耦接至该测试丛集102的重置/控制�？�106 ;耦接至该测试丛集102的扫描接口 108 ;以及耦接至该测试丛集102的总体自我测试模块110。为了容易例示及清楚起见，图I并没有绘示与该假随机总体刺激来源104、该重置/控制模块106、或该扫描接口 108相关的任何互连(interconnection)或率禹接(coupling)。在该测试系统100的实施例中，可实现任何数目的测试丛集102(包含只有一个)。各个测试丛集102均代表逻辑性丛集和占据该测试芯片的面积的实体性丛集。如以下更详细地解释，该测试丛集102在操作的测试模式期间利用影响数据缓存器输入的随机功能(由数字逻辑组件来实作)。在一个非限定实施例中，该测试系统100包含一百个测试丛集102。如图I所绘示的，至少一些该测试丛集102包含在该个别测试丛集102之间、促进通讯和共同操作的扇入和扇出连接112。因此，至少一些该测试丛集102是耦接在一起，以支持数据缓存器输出的丛集间扇出和丛集间扇入。更特定言之，来自于一个测试丛集102的选择的数据缓存器输出可绕线至另一个测试丛集102，以影响其它测试丛集102中该数据缓存器的该输入。如在以下更详细地描述，由接收的测试丛集102所接收的扇入数据可受控于随机功能，以决定该接收的测试丛集102中的该数据缓存器的该输入的位状态。该假随机总体刺激来源104产生并且提供假随机二元刺激信号至该测试丛集102。该假随机总体刺激来源104采用假随机数目产生器，以产生该假随机输出串流。在实施时，该假随机总体刺激来源104可实现成线性回馈移位缓存器(LFSR)。该假随机总体刺激来源104的该输出较佳是可预测、但非不具价值的串流的位。或者，该输出可为多位假随机数据串流。如以下更详细地解释，各个测试丛集102具有多个数据缓存器，并且，测试丛集102中的缓存器的子集(或全部)是由该假随机二元刺激信号所刺激。该假随机二元刺激信号继续地施加，并且可随着各个时脉循环而改变。该测试系统100可支持HTOL测试模式，在该HTOL测试模式期间，该测试系统100是操作在高温及电压的时脉。虽然操作在该HTOL测试模式，然而，该测试系统100仍由该假随机总体刺激来源104的该输出继续地刺激；该假随机二元信号是回馈至适当数目的数据缓存器，以确保在该HTOL测试模式期间，维持足够的活动。在特定实施例中，举例来说，该测试系统100的所有数据缓存器均由该假随机总体刺激来源104所刺激。
此外，就此处所描述的该范例实施例而言，该假随机总体刺激来源104可视需要而被重置，以开始该假随机序列的位。举例来说，该假随机总体刺激来源104可依据预定数目的时脉循环，而周期性地重置。就此特别实施例而言，该假随机总体刺激来源104在该测试系统100的该数据缓存器中，每2，048个时脉循环重置一次(在该测试系统100的该测试模式期间)。因此，该假随机总体刺激来源104有效地出现2，048个位的序列。此外，该假随机二元信号的可预测本质，允许该测试系统100使用相同的重复性位图案，以决定性的方式自我刺激。该重置/控制�？�106代表负责或促进该测试系统100的各种时脉、重置、测试、及除错特征和功能的装置、组件、及/或逻辑。虽然在图I中是绘示成分离的方块，然而，该重置/控制�？�106可以分散(distributed)的方式，遍及该测试丛集102。图I中的箭头114可代表用于各种控制信号、时脉信号、数据信号、或类似者的任何数目的链接或路径。该 重置/控制�？�106是组构以将该测试系统100放置于重置状态，以如所需要的重置及初始化在该测试丛集102中所实作的测试逻辑。就此处所出现的范例实施例而言，该重置/控制�？�106包含或与计数器共同操作，以周期性地每2，048个时脉循环重置一次该测试系统100中的该数据缓存器。以这种方式的周期性重置确保该测试系统100操作在可预测及可验证的操作条件。该重置/控制�？�106也致能该测试缓存器的预加载(至逻辑高或逻辑低状态)，以促进扫描串链除错。就此方面而言，该假随机总体刺激来源104及该重置/控制�？�106 —起作用为用于该测试系统100的“心律调节器”(paCemaker)。就此方面而言，该假随机二元刺激信号确保该缓存器随机地变换状态(toggle)，但该周期性重置确保该测试系统在大量(并且，因此无法验证)的时脉循环之后不会“卡住”(get stuck)。举例来说，32位的LFSR具有232-1个状态。IOOMHz时脉将花费43秒才能走完所有这些状态。10，000个数据缓存器的测试结构具有2_°个不同状态。使用IOOMHz时脉以走完所有这些状态将花费长达6. 3X IO2994年，并且，在每秒100个循环的仿真速度将需要大约4. 4X IO7秒(16个月)走完如该32位的LFSR所定义的所有测试结构的状态下，仿真将会较慢达数个级数的数量。因此，通过每2，048个时脉循环增加该周期性重置，以人工的方式限制用于仿真的测试结构状态的数量，以只在数分钟的范围内(仿真速度与该测试设计尺寸相关)达成仿真运行时间。该扫描接口 108可利用来制造错误及产量除错和测试。在特定实施例中，该扫描接口 108是组构以容置行进通过该测试丛集102的扫描串链。该扫描接口 108可使用用来处理扫描信号(例如，扫描数据输入、扫描数据输出、扫描时脉、及扫描致能)的传统及标准化技术，来予以实现。就此方面而言，图I中的箭头116可代表容置各种与扫描相关的信号的任何数目的链接或路径。在特定实施例中，该扫描接口 108容置位准感应扫描设计(LSSD)科技、MUX-D科技、或类似者。该总体自我测试模块110是耦接至各个该测试丛集102，以从该测试丛集102获得“局部”自我测试数据。该总体自我测试�？�110可视需要而以逻辑组件、装置、及/或其它组件予以实作。该总体自我测试�？�110是用来证实该测试系统100是否是正常地作用(较佳地是以不需使用该扫描接口 108或于该测试系统正被HTOL测试时)。如参考图2而于下文中更完整地解释的，各个测试丛集102包含其自身的自我测试逻辑，该自我测试逻辑取样该丛集中的一些或全部该数据缓存器的目前数值，并且继续地产生校验和。各个测试丛集102发送其自我测试校验和至该总体自我测试�？�110，其接着继续地产生总体校验和数值，该总体校验和数值是依据或从该局部校验和数值推衍出来的。该总体自我测试�？�110可组构并受控以周期性地产生总体校验和数值(举例来说，每2，048时脉循环产生一次)。仿真和测量的总体校验和数值之间的差异可用来识别该测试系统100中的制造瑕疵。该总体自我测试�？�110的精确性将视该测试丛集102内的回馈的随机性、该测试丛集102之间的扇入及扇出、以及选择用以实作该测试系统100的随机功能而定。就此处所描述的范例实施例而言，是从该测试丛集102中局部地取样的该缓存器输出数值来计算二元和(X0R)，并继续地产生该XOR和的16位循环冗余校验(CRC)。各个测试丛集102发送其16位CRC的一个位至该总体自我测试�？�110。这些位再次地进行XOR操作，以计算出32位CRC。此CRC的32位接着被用作用于该测试系统100的整体自我测试。可以错误对校验和表格来达成该测试系统100的错误局部化。在实施时，各个可验证的错误在该表格中将具有入口(entry)。该表格可使用错误模型化及仿真技术予以创 造，以产生用于仿真中的特定错误的期望校验和。就此处所描述的范例实施例而言，该测试系统100在重置之后，是仿真2048个时脉循环，之后，取样该校验和数值。此方式导致对所有卡住(stuck-at)错误的大约98. 6%的卡住侦测覆盖性。图2为代表适合用于该测试系统100的测试丛集200的范例实施例的示意方块图。图2以总属(generic)的方式绘示该测试丛集200，并且应体会到的是，显示于图I中的各个测试丛集102可如图2中所显示的一般地组构及实作。该测试丛集200的该例示实施例包含、但不限于随机逻辑202 ;控制逻辑204 ;多个缓存器206 ;以及基于丛集的自我测试�？�208。虽然图2中所绘示的一般性结构及配置是由该测试系统100中的所有该测试丛集102共享，然而，该随机逻辑202的实作及组构、该控制逻辑204的实作及组构、缓存器206的数目及配置、以及该基于丛集的自我测试�？�208的实作及组构，在不同的测试丛集102可予以变化。该多个缓存器206可包含任何数目的个别数据缓存器，其可以例如正反器来加以实现。该多个缓存器206可实作成缓存器库(bank)、或用于该测试丛集200的缓存器206的任何聚集(collection)或群组。包含该多个缓存器206的该特定数目的数据缓存器可随着测试丛集的不同，而有所变化。在实施时，该多个缓存器206可包含耦接在一起的数以千计的个别数据缓存器。如图2中所示意地绘示的，来自于一些该缓存器206或该缓存器206的任何子集的缓存器输出，可藉道局部回馈路径210 (如以下所解释的，然而，对于任何给定的测试丛集而言，此类型的局部丛集回馈是选择性的)，而回馈至该测试丛集200的该随机逻辑202。此局部回馈路径210致能该测试丛集200中的一个或多个该缓存器206的该缓存器输出，以影响该多个缓存器206的后续状态。如参考图3而更详细地解释，该局部回馈路径210可代表从一个特别缓存器的该缓存器输出回至与那个特别缓存器相关的该随机逻辑的路径。或者，该局部回馈路径210可代表从该测试丛集200的一个特别缓存器的该缓存器输出回至与该测试丛集200的另一个缓存器相关的该随机逻辑的路径。该测试丛集200也容置(选择性地)跨丛集(cross-cluster)扇出。就此方面而言，图2中的箭头212代表引导至该测试系统中的其它测试丛集的一个或多个扇出链接或路径。箭头212可代表与任何数目的该缓存器206相关的多个不同扇出链接或路径。在实施时，一些(并非全部)该缓存器206的数据输出可充作至其它测试丛集的扇出数据。更特别言之，来自于一些该缓存器206的输出数据，可藉道该跨丛集扇出连接，而被回馈至一个或多个“邻近”测试丛集的该随机逻辑。该跨丛集扇出致能该测试丛集200中的一个或多个该缓存器206的输出，以影响其它测试丛集中的缓存器的状态。类似地，该测试丛集200容置(选择性的)从相同测试芯片上的一个或多个邻近的测试丛集所接收的跨丛集扇入数据。图2中的箭头214代表与邻近的测试丛集的缓存器相关的多个不同的扇入链接或路径。如图2中所示意地绘示的，该扇入数据是绕线至该测试丛集200的该随机逻辑202。就此范例实施例而言，该随机逻辑202也接收该假随机总体刺激来源104的输出(见图I)。图2中的箭头216代表可用来将该假随机二元信号从该假随机总体刺激来源104绕线至该随机逻辑202的一个或多个链接或路径。在特定实施例中，该假随机二元刺激是回馈至该测试系统中的各个数据缓存器的随机功能或逻辑(见图3)。该测试丛集200也包含该基于丛集的自我测试�？�208，其是耦接至图I中所显示的该总体自我测试�？�110。该基于丛集的自我测试�？�208取样一些或所有该缓存器206，并且产生用于该总体自我测试�？�110的数据，以响应该取样(如参考图I而在上文中 所描述的)。在典型的实作中，该基于丛集的自我测试�？�208只取样特定百分比的该缓存器206，该特定百分比的该缓存器206是选择用于产生局部自我测试数据输出的目的。就此方面而言，图2绘示来自于该缓存器206、引导至该基于丛集的自我测试�？�208的数据输出217。图2中的箭头218代表用于该测试丛集200的局部自我测试数据输出。此自我测试数据输出是提供至该总体自我测试�？�110，以作为产生该总体自我测试校验和的输入。该测试丛集200可视需要，而使用重置信号220予以重置。如图2中所绘示的，该重置信号220可绕线至该控制逻辑204，并且至该基于丛集的自我测试模块208。该控制逻辑204组构该测试丛集200，以响应重置命令(也就是，指令或重置位)，以致于该缓存器206可以已知的重置数值予以加载(也就是，预设位状态)。此外，重置命令作用以重置该基于丛集的自我测试模块208。重置该基于丛集的自我测试�？�208视需要或希望而初始化该总体自我测试校验和。更特定言之，该基于丛集的自我测试�？�208内部的所有该数据缓存器均被重置成已知状态。每当该缓存器206被重置时，该基于丛集的自我测试�？�208就被重置。如以上所提及的，这种重置就该范例实施例是每2，048个时脉循环，便发生一次。此外，每当该基于丛集的自我测试模块208被重置时，该总体自我测试�？�110 (见图I)也被重置。在实施时，该总体自我测试�？�110中的所有该数据缓存器(正反器)均被重置，但在各个2，048个时脉循环周期后、取样并保留该总体自我测试�？�110内部的32位CRC的状态的正反器有可能是例外。此取样的数值可为该总体自我测试�？�110的输出。此输出对下一个周期的2，048个时脉循环是稳定的，并且反映立即先前周期的2，048个时脉循环的自我测试结果。一旦该下一个周期的2，048循环已经结束，此周期的自我测试结果将被取样，并针对下一个2，048个时脉等，保持稳定。该测试丛集200也可接收除错信号222，该除错信号222是由该控制逻辑204及/或该基于丛集的自我测试�？�208所使用。参考图1，该除错信号222可设置在由箭头114所代表的链接或路径上。该除错信号222可包含、但不限于该缓存器206的预加载数据、预加载致能信号、除错时脉信号、及类似者。当致能该预加载功能时，该预加载数据是用来将该缓存器206放置于预加载状态。该预加载数据也可提供至该基于丛集的自我测试�？�208。就此方面而言，所有该缓存器206及使用于该假随机总体刺激来源104、该重置/控制�？�106、该总体自我测试�？�110、及该基于丛集的自我测试�？�208中的任何正反器将被连接至扫描串链，以测试这些正反器的制造瑕疵。因此，任何这些正反器均可中断扫描串链。因此，该除错信号222 (也由图3中的参考编号326和328予以识别)对于先前提及的�？橹械乃姓雌骶峭�。这些正反器的每一个，在它们的数据输入节点前面，均具有多路复用器(见图3中的参考编号304和 306)。然而，就该假随机总体刺激来源104、该重置/控制�？�104、该总体自我测试模块110、及该基于丛集的自我测试�？�208而言，该重置预设数值是匹配于那个缓存器的真正功能的良好定义、非随机数目(例如，零，以为了将该重置/控制�？�106内部的该计数器重置为所有零位)。此外，该假随机总体刺激来源104、该重置/控制�？�106、该总体自我测试�？�110、及该基于丛集的自我测试�？�208并不实作随机功能。反而，这些�？槔眯藕牛哉嬲厥底髂歉瞿？榈乃Ｍδ�(例如，当在该重置/控制�？�106中实作递增计数器时，视所有计数器位的目前状态而定，该信号是针对各个位的新的位数值)。该时脉信号224是提供在由箭头114所代表的链接或路径上(图I)。该时脉信号224控制该缓存器206的变换状态、及该基于丛集的自我测试�？�208的时序。在实施时，该测试系统100的所有该测试丛集102中的缓存器均使用共同的时脉信号224。该控制逻辑204决定提供至该测试丛集200的该缓存器206的数据的来源。更特定言之，该控制逻辑204调节至该缓存器206的数据输入是否是预设重置数值、预加载(除错)数值、或从该随机逻辑202所获得的随机数值。如图2所显示的，该随机逻辑202的输出是经由该控制逻辑204而提供至该缓存器206。如参考图3而在下文更详细地描述的，该控制逻辑204可以一个或多个多路复用器实作，以选择那一个数据串流将被回馈至该缓存器206,作为个别的输入。当操作在该测试模式时，该随机逻辑202随机地决定该缓存器206的下一个数值。虽然图2将该随机逻辑202绘示成单一云朵，该测试丛集200的一个实施例可采用许多分离的�？榛蚪岷系匦纬筛盟婊呒�202的逻辑区段。举例来说，该多个缓存器206的各个个别的数据缓存器可具有与其相关的自身随机逻辑功能，其中，该随机逻辑功能在下一个时脉循环后，随机地决定该数据缓存器的下一个位数值。为了容易描述及避免混乱附图起见，图2没有绘示与操作该扫描串链模式相关的任何组件、信号、或逻辑。扫描特征及功能性将参考图3而于稍后予以描述。从接下来的描述，该测试系统100中的各个测试丛集可被设计及组构以容置扫描操作应是明显的。图3是代表适于用于图2中所显示的该测试丛集200的缓存器电路300的范例实施例的示意方块图。该测试丛集200的该缓存器206可包含任何数目的缓存器电路300，各个均如下文所描述的予以组构及控制。该缓存器电路300的例示实施例包含，但不限于随机功能302 ;第一多路复用器304 ;第二多路复用器306 ;以及正反器308。该随机功能302代表设计及组构以随机方式操作、以产生代表由该正反器308所使用的测试数据的数字输出310的任何数目的逻辑组件、装置、电路零件、或硬件。在这种情况下，该随机功能302可以任何数目的缓存器阶层逻辑组件予以实作。该随机功能302是使用数字逻辑闸和组件，而实作成随机布尔(Boolean)功能。因此，该随机功能302对应于、或相关于该正反器308，而该测试系统100中所实作的各个缓存器电路具有与其相关的自身个别的随机功能。为了在HTOL测试期间确保足够的信号变换状态，该随机功能302应加以选择，以致于对于该布尔功能的各个输入信号X而言，均存在剩余功能输入的数值的至少一个组合，以致于变换X的数值的状态将变换该布尔功能的输出数值的状态。虽然是随机的，但该数字输出310仍然受到至该随机功能302的许多输入(刺激)的影响。该随机功能302的该例示实作是受到一个或多个下列输入的影响假随机刺激312，亦即该假随机总体刺激来源104的输出(图I);从位于与该缓存器电路300相同的测试丛集中的一个或多个正反器所获得的局部回馈数据314 ;从位于其它测试丛集(也就是，除了该缓存器电路300所位于的测试丛集以外的测试丛集)中的一个或多个正反器所获得的跨丛集回馈数据316 ；以及该正反器308的目前数据输出318。在实施时，因此，该数字输出310将是该假随机刺激312、该局部回馈314、该跨丛集回馈316、及/或该数据输出318的随机功能。如先前所解释的，该测试系统100较佳地利用为数甚多的不同随机功能。换言之，对于该测试系统100的各个及每一个缓存器而言，相同的随机功能均不会重复。
就此特别实作及实施例而言，该假随机刺激312并非用作对该测试结构中的各个及每一个随机功能302的刺激。反而，该假随机刺激312只针对该缓存器206 (见图2)的选择子集出现。理论上，该假随机刺激312可为多位宽的信号，但在实施上，它将为单一位信号。用于该局部回馈数据314、该跨丛集回馈数据316、及该目前数据输出318的个别信号充作各个及每一个随机功能302的输入。在实施时，该局部回馈数据314及该跨丛集回馈数据316各者均具有从零至多个位的任何宽度，然而，由该局部回馈数据314及该跨丛集回馈数据316所提供的位的和必需大于或等于一个位。该目前数据输出318为反映给定缓存器电路300的目前状态的一个位信号。该测试结构中平均有大约一半的该随机功能302，将使用该个别的目前数据输出318作为刺激(直接局部回馈)。当该假随机刺激312被利用时，所有至该随机功能302的输入均同时施加。该假随机刺激312对于驱动该缓存器电路300的随机本质是有用的。举例来说，如果只有该局部回馈数据314、该跨丛集回馈数据316、及该目前数据输出318是用来驱动该各种随机功能302，则可实作过多的该随机功能302 (或耦接在一起的随机功能302的方块)为不变的、或者为以只有几个时脉循环的非常短周期振荡。就此方面而言，该假随机总体刺激来源104(见图I)的周期是232-1循环。使用此长周期假随机刺激312作为对至少一个该随机功能302的子集的输入，可高度地减少具有不变功能或以短周期振荡的可能性。该第一多路复用器304及该第二多路复用器306 (以及可能其它组件或逻辑)是包含在图2中所绘示的该丛集阶层控制逻辑204中。因此，该控制逻辑204可视需要而包含大量的多路复用器，以支持多个不同的缓存器电路。该第一多路复用器304是耦接在该随机功能302与该正反器308之间。该第一多路复用器304具有用于重置预设数值320的第一可选择输入、以及用于该随机功能302的该数字输出310的第二可选择输入。该重置信号220 (也见图2)可用来选择该重置预设数值320或该数字输出310，以作为该第一多路复用器输出322。虽然操作在该测试模式中，然而，该重置信号220是设定至逻辑低，并且该第一多路复用器304是受控，以致于该随机功能302的该数字输出310被选择作为该第一多路复用器输出322。然而，为了重置该缓存器电路300，该重置信号220是设定至逻辑高，并且该第一多路复用器304是受控，以致于该重置预设数值320被选择作为该第一多路复用器输出322。该重置预设数值320代表指定至该缓存器电路300的随机地选择但已知(并且不变)的逻辑数值。换言之，一旦定义后，该重置预设数值320对于该缓存器电路300而言，仍然是固定的。因此，当该测试系统100被重置时，该测试系统100中的所有该缓存器均被其个别的重置预设数值予以占据(populated)。该第二多路复用器306具有对应于该第一多路复用器输出322的第一可选择输入、以及用于预加载数值326的第二可选择输入。预加载致能信号328是用来选择该第一多路复用器输出322或该预加载数值326，用作该第二多路复用器输出330。虽然操作在该测试模式中，该预加载致能信号328是维持在逻辑低，而该第二多路复用器306是受控，以致于该第一多路复用器输出322(其在该测试模式期间，对应于该随机功能302的该数字输出310)被选择作为该第二多路复用器输出330。针对该重置操作，该预加载致能信号328是设定至逻辑低，而该第二多路复用器306是受控，以致于该第二多路复用器输出330对应于该第一多路复用器输出322，其接着对应于该重置预设数值320。因此，当重置该缓存器电路300时，该重置预设数值320充作至该正反器308的数据输入(D)，而该正反器308被重置至其已知的重置数值。然而，针对预加载(除错)操作，该预加载致能信号328被设定为逻辑高，以致于该第二多路复用器输出330对应于该预加载数值326。相应地，该预加载数 值326充作至该正反器308的数据输入(D)，而该正反器308可以用于扫描串键测试的已知除错数值予以预加载。虽然并非一直需要，然而，此处所描述的范例实施例采用用于该正反器308的标准LSSD装置。如众所了解的，LSSD正反器是等效于具有数据扫描能力的D-类型正反器。为此目的，该正反器308包含数据输入(D)、数据输出(Q)、以及时脉输入(CLK)，以支持D-类型正反器功能。该正反器308也包含扫描输入(SI)、扫描输出(S0)、第一扫描时脉输入(SCI)、及第二扫描时脉输入(SC2)，以支持该数据扫描功能。LSSD装置的设计、功能、及操作是众所周知的，并且因此，此处不会详细地予以描述。总而言之，可选择性控制该正反器308操作于“正常”数据闩锁模式或扫描模式。针对正常操作，SCl及SC2是保持在逻辑低(以有效地失能该扫描特征)，而该时脉信号224将该数据输入(D)状态变换至该数据输出(Q)状态，如众所了解的。以此方式，该正反器308产生时脉式正反器数据输出，以响应其正反器输入数据。针对扫描操作，该时脉信号224是保持在逻辑低(以有效地失能该正常数据变换状态功能)，而SCl及SC2是用来控制该扫描串链数据从SI转换至S0。该正反器308的该数据输入(D)是耦接以接收该第二多路复用器输出330，而该正反器308的该数据输出(Q)则对应于该数据输出318。如先前所提及的，该正反器308的该数据输出(Q)也可耦接至相同测试丛集(该缓存器电路300位于其内)中的任何数目(包含零)的其它缓存器电路、及/或至除了该缓存器电路300位于其内的该测试丛集以外的一个或多个测试丛集中的任何数目(包含零)的其它缓存器电路。该时脉信号224 (也见图2)是耦接至该正反器308的该时脉输入(CLK)，而该时脉信号224则充作该正反器308的数据变换状态信号，如众所了解的。请注意，该正反器308的该数据输出(Q)可用来驱动该缓存器电路300的各种回馈(扇出)信号。就此方面而言，该正反器308的该数据输出(Q)可(但不需要)回馈至相同缓存器电路300的该随机功能302、可(但不需要)回馈至相同测试丛集中的不同缓存器电路的该随机功能、及/或可(但不需要)回馈至不同测试丛集中的缓存器电路的该随机功能。视特别的实作和设计而定，该正反器308的该数据输出(Q)可回馈至相同或不同测试丛集中的多个缓存器电路(例如，该缓存器电路300)的该随机功能。该正反器308的该数据输出(Q)也可绕线至该测试丛集200的该基于丛集的自我测试�？�208，该缓存器电路300是设置在该测试丛集200中(见图2)。就此方面而言，应体会到该基于丛集的自我测试模块208不需(并且较佳不会)接收来自于该测试丛集200中的各个及每一个正反器的该数据输出。反而，该基于丛集的自我测试�？�208只取样该测试丛集200中的该正反器的子集(举例来说，每一百个正反器取样一个)。此取样是基于假定一个正反器中的错误会导致错误行进至该测试丛集200中的其它正反器，以致于不需要分析该测试丛集200中的所有该正反器。如以上所提及的，该第二多路复用器306是用以支持该测试系统100的扫描串链测试和除错。在此操作模式下，该正反器308是预加载其定义和已知的预加载数值326(类似地，该测试系统100的所有其它正反器是预加载它们个别的预加载数值)。在该正反器已经预加载后，该测试系统100是以该扫描模式操作，以使该扫描串链可被读出，以决定该预期的扫描串链中是否有任何“中断”。因此，该正反器308是受控以操作成移位缓存器，以沿着该扫描串链从SI通过至S0。在该扫描模式期间，第一扫描时脉信号336及第二扫描时脉信号338使该正反器308移位该扫描串链。在这种情况下，该正反器308的该扫描数据输入信号340可从该扫描串链中的先前正反器获得，并且该正反器308的该扫描数据输出信 号342可提供至该扫描串链中的下一个正反器。该扫描接口 108 (图I)可容置该扫描时脉信号336、338、扫描数据输入、及该最终扫描数据输出信号,如众所了解的。如先前所提及的，该测试系统100可如需要设计及实作以与该测试需要配合，并且容置与半导体制作技术有关的各种实际考量。由于该测试系统100的弹性本质，多个设计限制和变量可影响部署的实作中的真正组构、丛集间关系、及丛集内关系。相应地，“设计产生器”可用来思量该测试系统100的各种选择或可变组件及其它弹性态样。设计产生器的范例实施例(其可实现成计算器实作的应用或软件程序)的操作是使用一些或所有下列设计限制和参数实作多少测试丛集；使用多少正反器或缓存器；产生多少(类型的)缓存器回馈路径；跨丛集回馈路径对丛集内回馈路径的比例；由该假随机二元信号所刺激的缓存器的数量；将取样用于校验和计算的缓存器的数量(在自我测试期间)。基于这些限制，该设计产生器分布该总体数目的数据缓存器于所有该测试丛集上、分布该假随机刺激点、及分布该自我测试取样点。该设计产生器也可随机地选择用于该正反器的该重置预设数值，以决定该跨丛集及丛集内回馈绕线。该设计产生器接着选择用于所有该数据缓存器的随机布尔功能，并且测试该随机逻辑功能，以确保它们满足该陈述的设计目的。其结果就是，该设计产生器的输出代表各个丛集的特别设计和布局、各个丛集中所使用的该随机逻辑结构的组构、遍及该丛集的缓存器的分布、以及该随机产生的数据回馈路径。该结果是可使用任何工艺设计套件(PDK)、任何工业标准配置和绕线工具、任何标准单元程序库、及用于任何制造工艺而实作的完全随机的设计结构。该测试系统100的实际实施例可设计如下。该各种设计限制和参数是提供作为该设计产生器的输入，该设计产生器接着依据该设计限制产生该结构和组件。该设计(缓存器转换阶层(RTL)或网络连接表描述(netlist description)) 一旦产生,则它可使用该给定TOK、给定的标准单元程序库、及给定的SAPR工具集，来予以实作。该SAPR工具集以适当格式提供布局数据，该适当格式可用于生产该实体测试系统100。由于所有设计间隔(重置数值、随机刺激、和随机功能)均为良好定义的事实(尽管随机选择)，该测试系统100的行为在重置之后，是可完全预测的。相应地，任何行为上的不正常(例如，扫描瑕疵)均可匹配至用于除错的仿真数据。当该测试系统100的所有其它间隔是随机地选择时，不需要过度的功能性验证。以上所描述的该测试结构和相关设计技术提供多个与现有和传统方式有关的利益和优点。举例来说，该测试结构的基本设计，对于多个半导体工艺技术和设计规则而言，是高度可再使用的。的确，该测试结构具有多个高度弹性的设计选择，例如，可调整至任何测试芯片尺寸；可使用任何半导体制造工艺；可使用任何标准的单元程序库；以及，可使用任何现有的SAPR工具。该测试结构可用来实施非常接近客户设计的模型化。为此目的，该测试结构的特定实作包含很少至没有对称及很少至没有重复的结构。此外，该测试结构在其测试丛集中实作随机逻辑。为了容置客户设计的准确模型化，该测试结构在局部和总体绕线之间支持可调整的绕线拥塞及比例。此外，该测试结构支持可调整的设计密度及芯片尺寸，其对于模仿客户设计的目的是有用的。此处所出现的该测试结构也支持一种除错特征，该除错特征利用用于部件筛选的集积式自我测试，而没有依赖扫描。为了容置该除错特征，所有该正反器(缓存器)均可预加载已知的位状态。此外，可利用工业标准扫描接口来促进容易地测试及除错。该测试结构的这些和其它特征致能同步和可预测的电路行为，以将该芯片上和硅中行为与仿真的行为相比较。该测试结构可组构以由HTOL测试。为此目的，该测试结构可实作在HTOL测试期间可被致能的自我刺激设计(在HTOL测试期间，使用时脉信号和周期性重置，以转换状态)。再者，该测试结构可利用集积式校验和计算，以容易速度降级的自我测试。在实施时，该测试结构可快速且容易地实作，其可减少整体的测试时间和成本。就此方面而言，该测试结构要求很少至没有功能性验证，这是因为该设计以使用随机结构而 整个地产生。通常，设计是遵循设计规格予以实作。视该设计复杂度而定，识别该设计实作以匹配该设计规格，可为非常耗时及耗费资源的。假定该测试结构可使用设计产生器予以实作，则仅验证该设计产生器是正确地工作便已足够。如果这样的话，所有产生的设计均假定是正确的。该产生的输出同时提供设计规格和设计实作。相应地，不再需要独立地验证该设计是依据其规格而予以实作。此外，给定测试结构的特别设计可使用适当撰写的软件工具予以产生，以致于需要很少至没有人为互动，以推衍该测试芯片结构的真正组构。虽然至少一个范例实施例已经出现在先前的详细描述中，然而，应体会到的是，存在为数甚多的变化。应体会到，此处所描述的范例实施例或实施例，并不打算以任何方式限制所请求标的的范围、应用、或组构。反而，该先前的详细描述将提供本领域技术人员更方便的地图，以实作该描述的单一实施例或多个实施例。应了解到，可在组件的功能和配置上作出各种改变，而不致背离由权利要求书所定义的范围，该范围包含已知均等物及此专利申请提出时的可预见均等物。
权利要求
1.一种基于半导体的测试装置，包括 多个测试丛集，各个该多个测试丛集包括 多个数据缓存器；以及 逻辑组件，组构以实施用来产生用于该多个数据缓存器的测试数据的随机逻辑功能；以及 假随机总体刺激来源，耦接至该多个测试丛集，并且组构以产生用于该逻辑组件的假随机二元刺激；其中 至少一些该多个测试丛集是耦接在一起以支持数据缓存器输出的丛集间扇出扇入。
2.根据权利要求I所述的基于半导体的测试装置，复包括重置控制�？椋罱又粮枚喔霾馐源约⑶易楣挂越貌馐宰爸梅胖糜谥刂米刺灾刂迷ど枋党跏蓟枚喔鍪莼捍嫫�。
3.根据权利要求I所述的基于半导体的测试装置，其中 第一测试丛集中的第一数据缓存器具有缓存器输出，该缓存器输出回馈至与第二测试丛集中的第二数据缓存器相关的该逻辑组件；以及 由该逻辑组件产生与该第二数据缓存器相关的测试数据是由该第一数据缓存器的该缓存器输出所影响。
4.根据权利要求I所述的基于半导体的测试装置，其中 测试丛集中的数据缓存器具有缓存器输出，该缓存器输出回馈至与该数据缓存器相关的该逻辑组件；以及 由该逻辑组件产生与该数据缓存器相关的测试数据是由该数据缓存器的该缓存器输出所影响。
5.根据权利要求I所述的基于半导体的测试装置，其中 第一测试丛集中的第一数据缓存器具有缓存器输出，该缓存器输出回馈至与该第一测试丛集中的第二数据缓存器相关的该逻辑组件；以及 由该逻辑组件产生与该第二数据缓存器相关的测试数据是由该第一数据缓存器的该缓存器输出所影响。
6.根据权利要求I所述的基于半导体的测试装置，复包括扫描接口，组构以容置行进通过该多个测试丛集的扫描串链。
7.根据权利要求I所述的基于半导体的测试装置，复包括总体自我测试�？椋罱又粮枚喔霾馐源约⑶易楣挂圆谰莞枚喔霾馐源约械母枚喔鍪莼捍嫫鞯难≡竦氖莼捍嫫鞯幕捍嫫魇涑龅淖芴逍Ｑ楹褪怠�
8.根据权利要求7所述的基于半导体的测试装置，其中，各个该多个测试丛集包括基于丛集的自我测试�？椋罱又粮米芴遄晕也馐阅？椋蕴峁┗诖约淖晕也馐允涑鲋粮米芴遄晕也馐阅？�。
9.根据权利要求I所述的基于半导体的测试装置，其中，各个该多个数据缓存器是相关于 缓存器阶层逻辑组件，组构以实施用来产生数字输出的随机逻辑功能； 正反器，耦接至该缓存器阶层逻辑组件，以获得该数字输出作为正反器数据输入，该正反器产生时脉式正反器数据输出，以响应该正反器数据输入。
10.一种基于半导体的测试装置，包括 测试丛集，包括 多个数据缓存器，各个组构以产生个别的缓存器输出；以及 逻辑组件，组构以实施用来产生用于该多个数据缓存器的测试数据的随机逻辑功能，其中，来自于该多个数据缓存器的子集的缓存器输出充当至该逻辑组件的回�。灰约� 假随机总体刺激来源，耦接至该测试丛集，并且组构以产生用于该逻辑组件的假随机二元刺激。
11.根据权利要求10所述的基于半导体的测试装置，复包括第二测试丛集，该第二测试丛集包括多个数据缓存器，其中，该测试丛集是耦接在一起，以支持缓存器输出的丛集间扇出扇入。
12.根据权利要求10所述的基于半导体的测试装置，复包括控制逻辑，以选择地组构该测试丛集用来以重置预设数值加载该多个数据缓存器。
13.根据权利要求10所述的基于半导体的测试装置，复包括控制逻辑，以选择地组构该测试丛集用来以用于扫描串链测试的预加载数值加载该多个数据缓存器。
14.根据权利要求10所述的基于半导体的测试装置，复包括基于丛集的自我测试�？椋罱又粮枚喔鍪莼捍嫫鞯淖蛹没诖约淖晕也馐阅？樽楣挂圆诟枚喔鍪莼捍嫫鞯母米蛹幕捍嫫魇涑龅木植啃Ｑ楹褪�。
15.根据权利要求10所述的基于半导体的测试装置，其中 该多个数据缓存器中的第一数据缓存器具有其缓存器输出，该缓存器输出是回馈至与该多个数据缓存器中的第二数据缓存器相关的该逻辑组件；以及 由该逻辑组件产生与该第二数据缓存器相关的测试数据是由该第一数据缓存器的该缓存器输出所影响。
16.根据权利要求10所述的基于半导体的测试装置，其中 该多个数据缓存器中的数据缓存器具有其缓存器输出，该缓存器输出是回馈至与该数据缓存器相关的该逻辑组件；以及 由该逻辑组件产生与该数据缓存器相关的测试数据是由该数据缓存器的该缓存器输出所影响。
17.一种基于半导体的测试装置，包括 多个测试丛集，各个该多个测试丛集包括多个由随机逻辑所驱动的缓存器电路；以及假随机总体刺激来源，耦接至该多个测试丛集，并且组构以产生用于该随机逻辑的假随机二元刺激； 其中，各个该多个缓存器电路包含 逻辑组件，组构以接收该假随机二元刺激和缓存器回馈数据作为输入，并且组构以实施用来产生测试数据的随机功能；以及 正反器，耦接以接收该测试数据作为正反器数据输入，该正反器组构以产生时脉式正反器数据输出，以响应该正反器数据输入；以及 其中，至少一些来自于该多个测试丛集的第一测试丛集的该时脉式正反器数据输出充当用于该多个测试丛集的第二测试丛集中的至少一些该逻辑组件的该缓存器回馈数据。
18.根据权利要求17所述的基于半导体的测试装置，其中，各个该多个缓存器电路复包括多路复用器，耦接在该逻辑组件与该正反器之间，该多路复用器包括用于重置预设数值的第一输入及用于该测试数据的第二输入，并且，该多路复用器是受控以在该测试数据是提供作为多路复用器输出的期间以测试模式操作、以及在该重置预设数值是提供作为该多路复用器输出的期间以重置模式操作。
19.根据权利要求17所述的基于半导体的测试装置，其中，至少一部分来自于该第一测试丛集的该时脉式正反器输出数据充当用于该第一测试丛集中的至少一些该逻辑组件的该缓存器回馈数据。
20.根据权利要求17所述的基于半导体的测试装置，其中，该正反器容置扫描串链测试。
全文摘要
一种实作随机逻辑功能的基于半导体的测试装置，包含多个测试丛集及耦接至该等该测试丛集的假随机总体刺激来源。各个测试丛集均包含多个数据缓存器及逻辑组件，该逻辑组件是组构以实施用来产生用于该多个数据缓存器的测试数据的随机逻辑功能。该假随机总体刺激来源产生用于该逻辑组件的假随机二元刺激。至少一些该多个测试丛集是耦接在一起，以支持数据缓存器输出的丛集间扇出扇入。
文档编号G01R31/28GK102798810SQ20121016773
公开日2012年11月28日 申请日期2012年5月25日 优先权日2011年5月26日
发明者C·豪夫 申请人:格罗方德半导体公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
