专利名称：支持扫描测试的逻辑装置和方法
技术领域：
本发明大体上涉及扫描测试的系统和方法。
背景技术：
大体上，集成电路可包含多个数字逻辑电路。一类数字逻辑电路是触发器，其为可在两种状态之间切换的电路。触发器电路是用于建立数字系统的常见类型的顺序电路元件。因此，触发器电路可能对此类系统的功率和性能两者有影响。现代的集成电路通常并入有多种可测试性设计(DFT)结构以增强其固有可测试性。通常，DFT结构是基于扫描设计，其中将扫描测试数据提供到测试引脚或将多个外部可存取扫描链嵌入集成电路内。当扫描链被嵌入时，扫描链可包含一个或一个以上串联耦合的扫描单元，其中每一扫描单元包含触发器或锁存器。通常，扫描测试设计是与故障模拟和组合ATPG(自动测试模式产生)结合使用，以针对生产测试和原型调试过程产生制造和诊断测试模式。为了提供DFT功能性，电路可具有测试输入，其可在测试模式期间被存取且可在正常非测试操作期间连接到逻辑电平。可引入例如多路复用器的测试逻辑以在模式之间进行选择，并将数据模式提供到逻辑电路以通过使所述数据模式通过链而进行测试。逻辑电路的所得输出提供所述逻辑电路中存在的对故障的指示。为了测试逻辑电路，测试逻辑将测试数据提供到逻辑电路的输入。不幸的是，为了将数据提供到输入，通常将例如多路复用器的测试逻辑放置在逻辑电路的数据路径内，且其在正常非测试操作期间可能不必要地消耗功率。而且，此测试逻辑可能在逻辑电路的数据路径中引入延迟，且延迟往往降低逻辑电路的性能。其它顺序技术(包含脉冲锁存器)已用于减少延迟。尽管脉冲锁存器可减少逻辑电路的数据路径中的延迟，但脉冲锁存器往往消耗较多功率且通常不如触发器稳固。因此，有利的是提供一种具有减少功率损失和延迟且同时维持DFT兼容性的改进测试逻辑的逻辑电路。
发明内容
在一特定实施例中，提供一种逻辑装置，其包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
在另一特定说明性实施例中，提供一种数字逻辑装置的操作方法，所述方法包含 接收模式选择输入以在测试模式与操作模式之间进行选择；以及基于所述模式选择输入选择性产生第一时钟或第二时钟。所述方法进一步包含响应于所述第一时钟将数据输入路由到存储元件的第一状态节点，其中所述存储元件包含相对于所述第一状态节点反转的第二状态节点。另外，所述方法包含基于所述模式选择输入将扫描测试输入与所述数据锁存器元件的第二状态节点选择性隔离。在又一特定说明性实施例中，一种逻辑装置包含时钟多路分用器、主锁存器、从锁存器以及逻辑门。时钟多路分用器耦合到时钟输入且响应于模式选择输入以选择性产生第一时钟或第二时钟。主锁存器耦合到数据输入和扫描测试输入且包含输出。所述主锁存器响应于所述第一时钟以将所述数据输入耦合到所述输出，且响应于所述第二时钟以将所述扫描测试输入耦合到所述输出。从锁存器耦合到所述主锁存器的所述输出，且响应于所述时钟输入以将所述主锁存器的所述输出耦合到数据输出。逻辑门耦合到所述数据输出且响应于所述模式选择输入以将所述数据输出选择性耦合到扫描测试输出。所述特定逻辑装置的实施例提供的一个特定优点是从逻辑装置的数据路径移除测试逻辑，从而减小了数据路径中的延迟。在一个特定实施例中，延迟可减少高达25%。提供的另一优点是所述逻辑装置可消耗比在关键数据路径中具有可测试性设计 (DFT)特征的常规逻辑装置少的功率。由于从数据路径中移除了测试逻辑，因此扫描测试逻辑可在非测试操作期间选通于断电状态。在一个特定实施例中，所述逻辑装置可消耗比常规逻辑装置少大约27%的功率。又一优点是测试逻辑和逻辑装置的物理大小大约相同，且可占据与具有DFT特征的常规装置大约相同量的电路衬底上的面积。在审阅包含以下部分的整个申请案之后将明了本发明的其它方面、优点和特征
具体实施方式
和权利要求书。
通过参考结合附图阅读的以下详细描述将更容易了解本文所述的实施例的方面和附加优点，其中图1是说明具有可测试性设计(DFT)兼容测试逻辑的装置的特定实施例的框图；图2是说明具有与操作数据路径分离的可测试性设计(DFT)特征的数字逻辑电路的特定实施例的示意图；图3是数字逻辑装置的操作方法的特定实施例的流程图；图4是并入有可使用图1到3的逻辑装置测试特征和方法的数字信号处理器的便携式通信装置的总图；以及图5是并入有可使用图1到3的数字逻辑装置测试特征和方法的数字信号处理器的示范性蜂窝式电话的总图。
具体实施例方式图1是具有可测试性设计(DFT)兼容测试逻辑的逻辑装置100的框图。逻辑装置 100包含集成电路102，集成电路102包含主锁存器104、从锁存器106以及时钟多路分用器108。集成电路102包含时钟输入110、数据输入112、扫描测试输入114以及模式选择输入 116。时钟多路分用器108接收时钟输入110和模式选择输入116。时钟多路分用器108响应于时钟输入108以选择性提供第一时钟输出118和第二时钟输出120。主锁存器104耦合到输出输入112和扫描测试输入114。主锁存器104还包含输出122。主锁存器104响应于时钟多路分用器108的第一时钟输出118和时钟多路分用器108的第二时钟输出120 以将数据输入112或扫描测试输入114选择性耦合到输出122。在一个特定实施例中，模式选择输入116耦合到时钟多路分用器108以基于时钟输入110选择性启动第一时钟输入 118或第二时钟输入120。从锁存器106耦合到主锁存器104的输出122以将主锁存器104的输出122耦合到数据输出124。逻辑门1 耦合到数据输出124，且响应于例如模式选择输入116的输入以将数据输出1 选择性耦合到扫描测试输出1 或防止扫描测试输出1 双态切换。在特定实施例中，模式选择输入116包含测试扫描模式或操作模式，且主锁存器104的输出 122当模式选择输入116指示测试扫描模式时通过从锁存器106耦合到扫描测试输出128， 且当模式选择输入116指示操作模式时通过从锁存器106耦合到数据输出124。在特定实施例中，主锁存器104包含选择性耦合到数据输入112和扫描测试输入 114的数据存储元件。数据存储元件可包含一对交叉耦合的反相器。在一个特定实施例中， 主锁存器104可包含存储器元件和测试扫描电路以接收扫描测试输入114并将扫描测试输入114选择性耦合到存储器元件。在另一特定实施例中，主锁存器104包含存储器元件和传输门以接收数据输入112并将数据输入112选择性耦合到存储器元件。在又一实施例中， 主锁存器104包含包括一对交叉耦合的反相器的存储器元件和例如传输门的写入电路。在操作中，时钟多路分用器108接收时钟输入110并根据模式选择输入116产生第一时钟输出118或第二时钟输出120。在一个特定实施例中，当经由模式选择输入116接收到第一模式选择时，时钟多路分用器108产生第一时钟输出118，从而触发主锁存器104 以将数据从数据输入112提供到输出122。从锁存器106响应于时钟输入110在输出122 上向输出1 提供数据。在另一特定实施例中，当经由模式选择输入接收到第二模式选择时，时钟多路分用器108产生第二时钟输出120，从而触发主锁存器104以将扫描测试数据从扫描测试输入114提供到输出122。从锁存器106响应于时钟输入110在输出122上向输出IM提供数据。逻辑门1 响应于模式选择输入116将扫描测试数据从输出IM提供到扫描测试输出128。在一个特定实施例中，当经由模式选择输入116接收到第二模式选择时，扫描测试输出1 与扫描测试输入114相关。在一个特定实施例中，在第一操作模式期间从数据输入112到数据输出IM的时间延迟小于在第二操作模式期间从扫描测试输入114到扫描测试输出1 的时间延迟。在一个特定实施例中，主锁存器104包含当逻辑装置100处于非测试操作模式中时选通于断电的扫描测试电路。扫描测试电路不会对响应于数据输入112的数据路径引入延迟。图2是说明具有与操作数据路径分离的可测试性设计(DFT)特征的逻辑电路200 的特定说明性实施例的示意图。逻辑电路200包含时钟多路分用逻辑202、主锁存器204、 从锁存器206以及扫描测试输出逻辑观4。时钟多路分用逻辑202包含移位输入208、时钟输入210以及NOR门212和240。NOR门212反转移位输入208。NOR门212和240操作以响应于移位输入208而多路分用时钟输入210。当移位输入208处于逻辑低电平时，NOR门 212提供零输出，而NOR门240提供相对于时钟输入210为反转的时钟信号。因此，NOR门 212和240提供时钟多路分用逻辑202，其将时钟输入210转换为输出242处的第一时钟信号和节点220处的第二时钟信号。反相器216反转节点220处的逻辑电平，并将经反转输出提供到节点224。三态反相器218包含耦合到扫描测试输入209的输入、耦合到节点220的输入以及耦合到节点2M 的经反转输入。移位输入208控制三态反相器218以将扫描测试输入209选择性耦合到主锁存器204的第二状态节点228。当移位输入208处于逻辑低时，将三态反相器218去启动，借此隔离第二状态节点2 与扫描测试输入209。当移位输入208处于逻辑高电平时， 则NOR门212接收移位输入208作为逻辑低信号，因为NOR门212的移位输入208经反转， 且NOR门212在节点220处的输出是时钟输入210的经反转型式。NOR门240包含移位输入208和时钟输入210。当移位输入208处于逻辑低时， NOR门240在输出242处输出时钟输入210的经反转型式。输出242耦合到反相器M4，反相器244耦合到节点M6。主锁存器204包含数据输入250、扫描测试输入209、三态反相器230、三态反相器 236、反相器252和256以及传输门254。扫描测试输入209耦合到三态反相器218和节点 228。三态反相器230包含耦合到节点224的扫描测试时钟输入232、用以接收启动信号 ( 0)的经反转输入234、耦合到第一状态节点238的输入237以及耦合到第二状态节点2 的输出。三态反相器236包含耦合到第二状态节点228的输入235、耦合到节点M6以接收启动信号(il)的时钟输入239以及耦合到第一状态节点238的输出。应了解，三态反相器230和236的布置可称为存储元件或交叉耦合反相器，其可由移位输入208的逻辑电平控制。主锁存器204还包含反相器252以接收数据输入250且将数据输入250的经反转型式提供到传输门254。传输门2M可以是由时钟输入210控制的写入电路，例如三态反相器。传输门2M包含用以接收数据输入250的经反转型式的输入、用以将时钟输入的经反转型式提供到传输门2M的输入251和257，以及经由节点258耦合到第一状态节点238的输出。大体上，三态反相器230和236的存储元件和传输门2M形成锁存装置或锁存元件。 所属领域的技术人员应了解，时钟与传输门2M之间的逻辑门的数目可变化以改变电路的时序特性。三态反相器226的时钟路径上的逻辑门的数目也可出于相同原因而变化。从锁存器206经由节点258且经由反相器260耦合到第一状态节点238。从锁存器206包含耦合到反相器260的输出的输入沈2。从锁存器206还包含传输门沈4、反相器 266,274和观0，以及三态反相器观2。反相器266包含时钟输入210且将输出提供到节点 270。传输门264包含耦合到反相器沈0的输出沈2的输入、耦合到时钟输入210的输入 268，以及耦合到节点270的输入沈7。传输门264包含耦合到节点272且经由反相器274 耦合到数据输出276的输出。反相器280包含耦合到节点272的输入和耦合到节点的输出。反相器282包含耦合到节点的输入、耦合到节点270的控制输入，以及耦合到节点272的输出。从锁存器206在每一时钟循环上将数据从节点258锁存到从锁存器206的输出276。NAND门284包含耦合到移位输入208的输入、耦合到节点的输入，以及扫描测试输出观6。当移位输入208处于逻辑低电平时，NAND门284的输出保持在逻辑高电平。当移位输入208处于逻辑低电平时，NAND门284将扫描测试输入209的经反转型式提供到扫描测试输出观6。因此，当例如通过将逻辑高信号置于移位输入208上而选择扫描测试操作模式时，来自输出276的数据通过NAND门284选通到扫描测试输出286上。也可使用不同类型的逻辑门(例如NOR门)来实施相同的选通功能。在一个特定实施例中，当在功能或操作模式中时，当移位输入208接收到零移位值(或逻辑低值，例如(举例来说)低于阈值电压电平的电平)时，耦合到扫描测试输入 209的三态反相器218停用。NOR门240的输出由反相器244反转且在传输门2M的控制输入251和257处再次反转，所述传输门2M经启用以将数据从数据输入250传递到第一状态节点258。在操作模式期间，扫描电路可选通为断开以保存功率。数据输入250经由传输门2M和264且经由反相器252、258和274耦合到数据输出276，以在数据输出276上提供与数据输入250处的数据输入信号相关的数据输出信号。扫描测试逻辑不是此数据路径的一部分。在测试模式中，在移位输入208处移位值是“1”(逻辑高，例如(举例来说)高于阈值电压电平的电平)，三态反相器218启用，且扫描测试输入209经由三态反相器218连接到第二状态节点228。同时，传输门2M停用以将数据输入250从第一状态节点258断开。 扫描电路204变为耦合到第一状态节点258的主锁存器，其将输入提供到从锁存器206。在测试模式中，扫描测试输入209经由三态反相器218、节点228、交叉耦合反相器230和236、 第一状态节点258、反相器260、传输门264、反相器280、三态反相器观2、节点281以及NAND 门284耦合到扫描输出286。电路200类似于跟随有触发器的多路复用器而执行。然而，扫描测试电路从数据路径逻辑移除。替代地，使用时钟多路分用逻辑202中的时钟输入210和移位输入208执行多路复用以产生到达主锁存器204的两个时钟，以将扫描测试输入209或数据输入250 选择性耦合到从锁存器206。另外，扫描电路不减慢通过数据路径逻辑的数据流。大体上，为移动应用设计的微处理器可包含触发器，其可计及微处理器的总动态功率消耗的大约四％。并入例如图1和2描述的扫描测试逻辑的触发器电路可比常规触发器快大约25%且可比其需要的功率少27%，而在芯片上占据相同的物理面积。例如从锁存器206中的反相器280和洲2以及主锁存器204的反相器234和236的触发器在正常操作期间已将其扫描逻辑从数据路径移除。另外，由于触发器广泛用于数字系统中，因此电路 200维持可测试性设计(DFT)兼容测试逻辑，同时从数据路径逻辑移除DFT扫描电路以减少相对于安置在数据路径内的常规扫描测试逻辑的延迟。应了解，本文使用的术语“数据路径逻辑”指在操作模式期间使用的数据路径，不同于在测试操作模式期间使用的扫描测试数据路径。图3是逻辑装置的操作方法的特定实施例的说明性框图。接收模式选择信号(框 300)。如果模式选择信号与测试模式无关(框30 ，那么从时钟输入产生第一时钟输出(框 304)。将数据输入路由到存储元件的第一状态节点，其中所述存储元件包含相对于第一状态节点反转的第二状态节点(框306)。在操作模式中，将扫描测试输入与第二状态节点隔离(框308)。如果模式选择信号与测试模式有关(框30 ，那么从时钟输入产生第二时钟输出 (框310)。将扫描测试输入路由到存储元件的第二状态节点(框31幻。在扫描测试模式中，将数据输入与第一状态节点隔离(框314)。可根据路由的输入产生输出(框316)(即， 正常操作模式中的数据输出或在扫描测试模式期间的扫描测试输出)。在一个特定实施例中，接收控制输入以选择测试操作模式。在一个实施例中，测试操作模式是扫描测试模式。在一个特定实施例中，通过启用三态反相器或传输门以将扫描测试输入耦合到第二状态节点来路由扫描测试输入，其中所述三态反相器或传输门可包含耦合到扫描测试输入的数据输入、耦合到控制端子的控制输入以及耦合到第二状态节点的输出。在一个实施例中，可通过停用第二传输门或三态元件将数据输入与第一状态节点隔离。第二传输门或三态元件可包含耦合到数据输入的数据输入端子、耦合到控制端子的第一控制输入和第二控制输入，以及耦合到第一状态节点的输出，其中所述控制端子相对于第一控制输入和第二控制输入反转。在另一特定实施例中，通过启用传输门以将数据输入耦合到第一状态节点来将数据输入路由到第一状态节点。在又一特定实施例中，可通过停用反相器来隔离扫描测试输入，其中所述反相器包含耦合到扫描测试输入的数据输入，包含耦合到控制端子的控制输入，且包含耦合到第二状态节点的输出。在一个特定实施例中，通过启用反相器(例如图2中的三态反相器218)以将扫描测试输入耦合到第二状态节点来路由扫描测试输入。反相器可在测试操作模式期间将扫描测试输入耦合到第二状态节点，且可在操作(非测试)模式期间将第二状态节点与扫描测试输入隔离。传输门可在操作模式期间将数据输入耦合到第一状态节点，且可在测试模式期间将数据输入与第一状态节点隔离。在另一特定实施例中，通过启用传输门(例如传输门254)以将数据输入耦合到第一状态节点来将数据输入路由到第一状态节点。所述传输门可包含耦合到数据输入的数据输入端子、耦合到控制端子的第一控制输入和第二控制输入，以及耦合到第一状态节点的输出(例如图2中的输入253、控制输入251和257，以及耦合到第一状态节点258的输出)。所属领域的任何技术人员应了解，图2的输入反相器252可由另一逻辑门代替，或完全移除。还应了解，三态反相器234或三态反相器236可由另一三态逻辑门代替以针对主锁存器实施异步设定或复位功能。类似地，可通过分别由例如NAND或者NOR或者三态逻辑门的另一逻辑门代替反相器280或三态反相器观2，来在从锁存器中实施异步设定或复位功能。在另一特定实施例中，可通过停用反相器(例如图2中的三态反相器218)来隔离扫描测试输入。所述反相器可包含耦合到扫描测试输入的数据输入、耦合到控制端子的控制输入，以及耦合到第二状态节点的输出。图4说明一般指定为400的便携式通信装置的示范性非限制实施例。如图4说明， 便携式通信装置包含芯片上系统422，其包含数字信号处理器410。在一特定实施例中，数字信号处理器410可包含相对于图1到3而描述的扫描电路411 (或扫描测试电路)。图4 还展示耦合到数字信号处理器410和显示器4 的显示控制器426。而且，输入装置430耦合到数字信号处理器410。如图示，存储器432耦合到数字信号处理器410。另外，编码器 /解码器(CODEC) 434可耦合到数字信号处理器410。扬声器436和麦克风438可耦合到编码器/解码器434。图4还指示无线控制器440可耦合到数字信号处理器410和无线天线442。在一特定实施例中，电源444耦合到芯片上系统422。而且，在一特定实施例中，如图4说明，显示器428、输入装置430、扬声器436、麦克风438、无线天线442以及电源444在芯片上系统 422的外部。然而，每一者都耦合到芯片上系统422的组件。应了解，尽管扫描电路411展示为仅在数字信号处理器410内，但扫描电路411可提供于其它组件中，其中包括显示控制器426、无线控制器440、编码器/解码器434或包含需要可测试性设计(DFT)兼容性的触发器的任何其它组件。应了解，在每一此组件中可提供至少一个扫描测试引脚和至少一个模式选择引脚以接收扫描数据以及在操作模式与测试模式之间进行选择。参看图5，展示蜂窝式电话的示范性非限制实施例且其一般被指定为500。如图示，蜂窝式电话500包含芯片上系统522，其包含耦合在一起的数字基带处理器5M和模拟基带处理器526。数字基带处理器5 可包含扫描电路511，如相对于图1到3所描述。模拟基带处理器526也可包含扫描电路527，如相对于图1到3所描述。如图5说明，显示控制器5 和触摸屏控制器530耦合到数字基带处理器524。在芯片上系统522外部的触摸屏显示器532又耦合到显示控制器5 和触摸屏控制器530。图5进一步指示视频编码器534 (例如逐行倒相(PAL)编码器、顺序传送彩色与存储(SECAM)编码器或国家电视制式委员会(NTSC)编码器)耦合到数字基带处理器524。此外，视频放大器536耦合到视频编码器534和触摸屏显示器532。而且，视频端口 538耦合到视频放大器536。如图5描绘，通用串行总线(USB)控制器540耦合到数字基带处理器 524。而且，USB端口 542耦合到USB控制器M0。存储器544和用户识别�？�(SIM)卡M6 也可耦合到数字基带处理器524。此外，如图5所示，数码相机548可耦合到数字基带处理器524。在示范性实施例中，数码相机548是电荷耦合装置(CCD)相机或互补金属氧化物半导体(CMOS)相机。如图5进一步说明，立体声音频编码器/解码器550可耦合到模拟基带处理器 526。而且，音频放大器552可耦合到立体声音频编码器/解码器550。在示范性实施例中， 第一立体声扬声器5M和第二立体声扬声器556耦合到音频放大器552。图5展示麦克风放大器558也可耦合到立体声音频编码器/解码器550。另外，麦克风560可耦合到麦克风放大器558。在一特定实施例中，调频(FM)无线电调谐器562可耦合到立体声音频编码器/解码器阳0。而且，FM天线564耦合到FM无线电调谐器562。此外，立体声头戴受话器566可耦合到立体声音频编码器/解码器550。 图5进一步指示射频(RF)收发器568可耦合到模拟基带处理器526。RF开关570 可耦合到RF收发器568和RF天线572。如图5所示，小键盘574可耦合到模拟基带处理器 526。而且，具有麦克风的单声道头戴送受话器576可耦合到模拟基带处理器526。而且， 振动器装置578可耦合到模拟基带处理器526。图5还展示电源580可耦合到芯片上系统 522。在一特定实施例中，电源580是直流(DC)电源，其向蜂窝式电话500的需要功率的各种组件提供功率。此外，在一特定实施例中，电源是可再充电DC电池或从连接到交流(AC) 电源的AC到DC变压器得出的DC电源。 在一特定实施例中，如图5中所描绘，触摸屏显示器532、视频端口 538、USB端口 M2、相机M8、第一立体声扬声器554、第二立体声扬声器556、麦克风560、FM天线564、立体声头戴受话器566、RF开关570、RF天线572、小键盘574、单声道头戴送受话器576、振动器装置578以及电源580均在芯片上系统522的外部。应了解，尽管扫描电路511和527展示为仅在数字信号处理器524内和模拟基带处理器526内，但例如相对于图1到3所描述的扫描电路可提供于其它组件中，其中包括显示控制器528、触摸屏控制器530、PAL/SECAM/NTSC编码器534，或包含需要可测试性设计 (DFT)兼容性的触发器的任何其它组件。应了解，可在每一此组件中提供至少一个扫描测试引脚和至少一个模式选择引脚以接收扫描数据和在操作模式与测试模式之间进行选择。所属领域的技术人员将进一步了解，结合本文所揭示的实施例而描述的各种说明性逻辑块、配置、�？�、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的这种可互换性，上文已经大体上根据其功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于强加于整个系统上的特定应用和设计限制。所属领域的技术人员可针对每个特定应用以各种不同的方式来实施所描述的功能性，但此类实施决策不应被解释为导致偏离本发明的范围。结合本文所揭示的实施例而描述的方法或算法的步骤可直接体现在硬件中，由处理器执行的软件�？橹校蛏鲜隽秸叩淖楹现�。软件�？榭勺ご嬖赗AM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可拆卸盘、CD-ROM 或此项技术中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息，和将信息写入到存储媒体。在替代案中，存储媒体可以与处理器成一体。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在计算装置或用户终端中。 在替代案中，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。提供所揭示实施例的前面的描述内容，以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明了对这些实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本文所界定的一般原理可应用于其它实施例。因此，不希望本发明局限于本文所展示的实施例，而是希望赋予本发明与所附权利要求书所界定的原理和新颖特征一致的最广范围。
权利要求
1.一种装置，包括数据输入；扫描测试输入；时钟多路分用器，其响应于时钟输入以选择性提供第一时钟输出和第二时钟输出；其中所述时钟多路分用器包括第一逻辑门和第二逻辑门，且当模式选择信号处于逻辑低电平时，所述第一逻辑门提供逻辑零输出，所述第二逻辑门提供相对于所述时钟输入反转的时钟信号；主锁存器，其耦合到所述数据输入和所述扫描测试输入，所述主锁存器包含一对交叉耦合的反相器和主锁存器输出，所述主锁存器响应于所述第一时钟输出将所述数据输入耦合于所述主锁存器输出，且响应于所述第二时钟输出将所述扫描测试输入耦合于所述主锁存器输出，其中所述一对交叉耦合的反相器的第一反相器的第一输入耦合于所述数据输入，且所述一对交叉耦合的反相器的第二反相器的第二输入耦合于所述扫描测试输入；以及从锁存器，其响应于所述时钟输入，并独立于所述第一时钟输出和所述第二时钟输出， 其中所述从锁存器响应于所述主锁存器输出。
2.根据权利要求1所述的装置，其中所述第一逻辑门是第一或非门，所述第二逻辑门是第二或非门，其中所述第一或非门经配置以接收所述时钟输入和所述模式选择信号并产生所述第一时钟输出，且其中所述第二或非门经配置以接收所述模式选择信号并产生所述第二时钟输出。
3.根据权利要求1所述的装置，其中所述主锁存器进一步响应于所述第二时钟输出以使用通行门将所述数据输入与所述主锁存器输出电性地隔离，所述通行门包括三态设备。
4.根据权利要求1所述的装置，其中所述主锁存器响应于所述第二时钟输出以将所述扫描测试输入耦合至所述主锁存器的输出，且将所述数据输入与所述主锁存器的输出电性地隔离。
5.根据权利要求1所述的装置，其中所述主锁存器响应于所述第一时钟输出以将所述扫描测试输入与所述主锁存器的输出电性地隔离。
6.根据权利要求1的装置，其中所述扫描测试输出根据所述模式选择信号选通。
7.根据权利要求1的装置，其中所述时钟多路分用器包括至少一个时钟路径，且其中所述时钟多路分用器在所述至少一个时钟路径上具有少于三个门延迟。
8.一种数字逻辑装置的操作方法，所述方法包括在时钟多路分用器处接收模式选择输入以在测试模式与操作模式之间进行选择，其中所述时钟多路分用器包括第一逻辑门和第二逻辑门，且当模式选择信号处于逻辑低电平时，所述第一逻辑门提供逻辑零输出，所述第二逻辑门提供相对于所述时钟输入反转的时钟信号；当选择所述操作模式时，在数据锁存器处接收第一时钟，当选择所述测试模式时，在所述数据锁存器处接收第二时钟，其中所述数据锁存器包括耦合于第一状态节点和第二状态节点之间的交叉耦合的反相器；响应于接收所述第一时钟，将数据输入路由至所述数据锁存器的第一状态节点；当所述数据被路由至所述第一状态节点时，将扫描测试输入与所述数据锁存器的所述第二状态节点隔离；以及在从锁存器处接收所述数据锁存器的输出，其中所述从锁存器响应于源时钟。
9.根据权利要求8的方法，其中所述扫描测试输出根据所述模式选择信号选通。
10.根据权利要求8所述的方法，进一步包括通过启用第一门元件使所述扫描测试输入耦合于所述第二状态节点以将所述扫描测试输入路由至所述第二状态节点，所述第一门元件包括第一三态反相器或第一传输门，所述第一门元件进一步包括耦合于所述扫描测试输入的第一门元件输入；第一门元件控制输入；以及耦合于所述第二状态节点的第一门元件输出。
11.根据权利要求10的方法，其中所述数据输入通过停用第二门元件与所述第一状态节点隔离，所述第二门元件包括第二传输门或第二三态元件，所述第二门元件进一步包括耦合于所述数据输入的第二门元件输入端； 所述第二门元件的第一控制输入； 所述第二门元件的第二控制输入；以及耦合于所述第一状态节点的第二门元件输出。
12.根据权利要求8所述的方法，其中将所述数据输入路由至所述第一状态节点包括其中传输门使所述数据输入耦合于所述第一状态节点。
13.根据权利要求8所述的方法，其中将所述扫描测试输入隔离包括停用反相器，其中所述反相器包括耦合于所述扫描测试输入的反相器数据输入；反相器控制输入；以及耦合于所述第二状态节点的反相器输出。
14.一种装置，包括时钟多路分用器，其耦合到时钟输入且响应于模式选择信号以选择性产生第一时钟或第二时钟，其中所述时钟多路分用器包括第一逻辑门和第二逻辑门，且当模式选择信号处于逻辑低电平时，所述第一逻辑门提供逻辑零输出，所述第二逻辑门提供相对于所述时钟输入反转的时钟信号；主锁存器，其耦合到所述数据输入和所述扫描测试输入，所述主锁存器包含主锁存器输出，所述主锁存器响应于所述第一时钟将所述数据输入耦合于所述主锁存器输出，且响应于所述第二时钟将所述扫描测试输入耦合于所述主锁存器输出，其中当所述数据输入耦合于所述主锁存器输出时，所述扫描测试输入与所述主锁存输出电性地隔离，其中所述数据输入耦合于一对交叉耦合的反相器的第一输入，且所述扫描测试输入耦合于所述一对交叉耦合的反相器的第二输入；以及从锁存器，其响应于所述时钟输入，并独立于所述第一时钟和所述第二时钟，其中所述从锁存器响应于所述主锁存器输出。
15.根据权利要求14的装置，其中不管所述扫描测试输入是否耦合于所述主锁存器的输出，所述数据输入与所述主锁存器的输出电性地隔离。
16.根据权利要求14所述的装置，其中所述模式选择信号包含测试扫描模式或操作模式中的一者，且其中所述从锁存器的输出在所述模式选择信号是所述测试扫描模式时提供给扫描测试输出，且所述从锁存器的所述输出在所述模式选择信号是所述操作模式时不提供给所述扫描测试输出。
17.根据权利要求14所述的装置，其中所述主锁存器包括扫描测试电路，其用以接收所述扫描测试输入，且响应于所述模式选择信号将所述扫描测试输入耦合到所述一对交叉耦合的反相器的所述第二输入；以及其中所述一对交叉耦合的反相器包括交叉耦合于第二三态反相器的第一三态反相器， 其中所述第一三态反相器包括响应于所述第一时钟的扫描测试时钟输入，经反转的输入以接收激活信号，耦合于第一状态节点的所述第一输入，以及耦合于所述第二状态节点的输出，其中所述第二三态反相器包括耦合于所述第二状态节点的所述第二输入，响应于所述第二时钟的时钟输入，以及耦合于所述第一状态节点的输出。
18.根据权利要求16所述的装置，其中所述扫描测试输出根据所述模式选择信号选 。
19.根据权利要求17所述的装置，其中所述从锁存器包括三态设备。
20.根据权利要求14所述的装置，其中所述主锁存器包括存储器元件，其包括所述一对交叉耦合的反相器和写入电路，其中所述写入电路包括传输门。
21.一种装置，包括扫描测试输入，其用以接收扫描测试数据；模式选择输入，其包括硬件以在耦合于从锁存器的数据锁存器处接收第一模式选择和第二模式选择中的每一者，所述从锁存器响应于源时钟，其中所述从锁存器提供数据输出和扫描测试输出，且其中所述扫描测试输出根据所述第二模式选择信号选通；以及时钟多路分用器，其耦合于所述源时钟且响应于模式选择输入以选择地产生第一时钟或第二时钟，其中所述时钟多路分用器包括第一或非门和第二或非门，且当模式选择输入处于逻辑低电平时，所述第一或非门提供逻辑零输出，所述第二或非门提供相对于所述源时钟反转的时钟信号。
22.根据权利要求21所述的装置，其中当接收到所述第二模式选择信号时所述扫描测试输出提供与所接收到的扫描测试输入相关的扫描测试输出数据；以及所述数据输出与所述数据输入电性地隔离。
23.根据权利要求21所述的装置，其中所述第二模式选择包括测试模式指示符。
24.根据权利要求21所述的装置，其中所述数据输入耦合于一对交叉耦合的反相器的第一输入，且其中所述扫描测试输入耦合于所述一对交叉耦合的反相器的第二输入。
25.一种装置，包括选择性地提供第一输出和第二输出其中之一的装置在第一操作模式中，提供所述第一输出到数据锁存器的输出，所述第一输出与从数据输入接收到的数据相关联；以及在第二操作模式中，提供所述第二输出到所述数据锁存器的所述输出，所述第二输出与从扫描测试输入接收到的扫描测试信息相关联；其中所述选择性地提供第一输出和第二输出其中之一的装置包括时钟多路分用器，所述时钟多路分用器耦合于所述源时钟且响应于模式选择信号以选择地提供第一时钟或第二时钟，其中所述时钟多路分用器包括第一或非门和第二或非门，且当模式选择信号处于逻辑低电平时，所述第一或非门提供逻辑零输出，所述第二或非门提供相对于所述源时钟反转的时钟信号；以及由所述第一输出产生数据输出和由所述第二输出产生扫描测试输出的装置，其中所述扫描测试输出根据所述模式选择信号选通。
26.根据权利要求25的装置，其中所述数据输入耦合于一对交叉耦合的反相器的第一输入，且其中所述扫描测试输入耦合于所述一对交叉耦合的反相器的第二输入。
27.一种装置，包括数据锁存器，其包含第一状态节点和第二状态节点；从锁存器，其响应于所述数据锁存器的输出，其中所述从锁存器提供数据输出和扫描测试输出，且其中所述扫描测试输出根据模式选择信号选通；时钟多路分用器以接收时钟输入，所述时钟多路分用器响应于所述模式选择信号以选择地产生第一时钟输出或第二时钟输出其中之一，其中所述时钟多路分用器包括第一或非门和第二或非门，且当模式选择信号处于逻辑低电平时，所述第一或非门提供逻辑零输出， 所述第二或非门提供相对于所述时钟输入反转的时钟信号，且其中所述从锁存器响应于所述时钟输入，并独立于所述第一时钟输出和所述第二时钟输出；传输门，其用以接收数据输入，所述传输门包括第一三态设备，其响应于所述第一时钟输出以将所述数据输入耦合到所述第一状态节点；以及扫描测试电路，其用以接收扫描测试输入，所述扫描测试电路包括第二三台设备，其响应于所述第二时钟输出以将所述扫描测试输入耦合到所述第二状态节点；其中，当所述扫描测试输入耦合于所述第二状态节点时，所述数据输入与所述第一状态节点电性地隔离。
28.根据权利要求27所述的装置，其中在第一操作模式中，所述扫描测试电路在断电状态中选通。
29.根据权利要求27所述的装置，其中所述数据锁存器包括存储器元件，其包括一对交叉耦合的反相器，其中所述数据输入耦合于所述一对交叉耦合的反相器的第一输入，且其中所述扫描测试输入耦合于所述一对交叉耦合的反相器的第二输入。
全文摘要
一种逻辑装置包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
文档编号G01R31/3185GK102288902SQ20111015985
公开日2011年12月21日 申请日期2007年6月18日 优先权日2006年6月22日
发明者保罗·巴塞特, 普拉亚格·帕特尔, 马丁·圣劳伦特 申请人:高通股份有限公司
专业数控铣床产品供应商
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