专利名称：一种基于fpga的电力谐波分析仪的制作方法
技术领域：
本发明属于电力电子技术领域，特别涉及一种基于FPGA的电力谐波分析仪。
背景技术：
电力系统的谐波分析在电能质量分析，电力系统控制中具有重要意义，谐波的快速准确的检测是谐波抑制和无功补偿的基础。目前，国内外对于电力系统谐波检测的方法很多，国际国内针对电力系统谐波检测和谐波分析的方法主要有以下几种(1)模拟滤波器法早期的谐波检测方法都是基于频域理论，即采用模拟滤波原理。模拟滤波器有两种，一是通过滤波器滤除基波电流分量，得到谐波电流分量；二是带通滤波器得出基波分量，再与被检测电流相减后得到谐波电流分量，其原理和电路结构简单，造价低，能滤除一些固有频率的谐波。但这种检测方法有其自身的缺点误差大，实时性差，电网频率变化时尤其明显，对电路元件参数十分敏感，参数变化时检测效果明显变差，难以获得理想的幅频和相频特性。(2)基于瞬时无功功率理论的谐波检测法根据该理论，可以得到瞬时有功功率ρ和瞬时无功功率q，ρ和q中都含有直流分量和交流分量。由此可得被检测电流的基波分量，将基波分量与总电流相减即得相应的谐波电流。因为该方法忽略了零序分量，且对于不对称系统，瞬时无功的平均分量不等于三相的平均无功。所以该方法只适用于三相电压正弦对称情况下的三相电路谐波和基波无功电流的检测。(3)基于神经网络的谐波检测法随着电网谐波检测要求的速度、精度和实时性不断提高，谐波检测理论的不断深入，人工神经网络等新型的方法正在被运用到谐波检测中。人工神经网络包括自适应线性人工神经网络，基于多层前馈的神经网络和基于多层反馈的神经网络。用人工神经网络实现谐波与无功电流检测不仅对周期性变化的电流具有很好的跟踪性能而且对各种非周期变化的电流也能进行快速跟踪，对高频随机干扰有良好的识别能力。但是神经网络工程实际还有很多问题，例如，没有规范的人工神经网络构造方法，需要大量的训练样本，如何确定需要的样本数没有规范方法，人工神经网络的精度对样本有很大的依赖性等。(4)基于小波分析的谐波检测法小波分析是一种新兴起的信号处理方法，是信号时域分析的重要工具，它克服了傅立叶分析在频域完全局部化而在时域完全无局部化的缺点，在频域和时域同时具有良好的局部性，对信号的奇异点(如突变点、不连续点)也非常敏感，因而能算出某一特定时间的频率分布，并将各种不同频率组成的频谱信号分解成不同频率的信号块，尤其适合非平稳突变信号的分析与处理。通过对含有谐波的电流信号进行正交小波分解，得到电流信号在各个频段的分解结果，可较准确地求出基波电流，进而求得谐波，从而实时地跟踪电力系统谐波的变化。虽然小波变换得到结果的解析度是好的，但处理时间和内存使用的要求很
尚ο(5)傅里叶变换法傅里叶变换法是在电力系统谐波分析中应用非常广泛的一种方法。傅里叶变换方法具有完备、正交等许多优点，是一种经典的信号分析方法。傅里叶变换的实质是将分析信号分解为多个频率的正弦分量之和的形式。在实际分析时，需要用到计算机进行谐波分析。这就需要信号在时域和频域上是离散的，并且都是有限长。此时的傅里叶变换，称之为离散傅里叶变换(DFT)。为了提高运算速度，一般在进行谐波分析时主要是应用快速傅里叶变换算法(FFT)。实际分析的过程中，由于栅栏效应和泄漏现象的影响，FFT会产生很大的误差。这主要是因为将信号截断为有限长以及非同步采样。针对这两个问题，可以采取不同的措施来减小分析误差。通过加窗函数的方法来缓解泄漏现象，但是要选择合适的窗函数才会达到目的。通过插值算法来应对栅栏效应，这样可以分析出被漏掉的频率成份。加窗插值FFT中的窗函数已经发展到矩形窗(泄漏现象比较明显)，Hamming窗、Harming窗、 Blackman窗等。文献[25]中，为了限制泄漏的影响，经典的Harming窗取代了矩形窗。虽然窗函数在一定程度上能够减少泄漏的影响，并且DFT的准确性已经有所改善，但是由于宽大的主瓣，窗函数也会�：鼶FT的结果。然后运用插值算法，有效地较少栅栏效应。本发明依据傅里叶变换法来实现谐波的检测。目前，在国内外的研究中，主要通过在三种硬件平台上来实现谐波的检测(1)以虚拟仪器为核心这种方式是以通用的PC机为主要的开发平台，配合虚拟仪器软件，数据采集卡以及传感器电路实现。例如，美国国家仪器公司的虚拟仪器软件LabVIEW具有强大的�？榻诘愫图扑隳芰Γ绻δ�。厦门大学的陈栩等人提出了一种采用基于LabVIEW的电能质量监控系统的设计方法，它使用FFT算法作为谐波检测算法。这种实现方法灵活，摆脱了硬件上的束缚和干扰，充分利用了虚拟软件的功能，提高了测量的精度和系统开发的效率。但是这种谐波分析仪不能随身携带，并且需要一台专用的PC机开发平台，实现成本较高。(2)以通用处理器为核心这种方式采用通用的处理器(ARM，DSP等)作为控制核心和算法实现单元，并辅以外围的AD转换电路，信号调理电路等外围电路。现在有很多的电能监控设备或者谐波分析仪都采用具有很强控制功能的DSP或者DSP和ARM双CPU作为核心。这种方式既能很好满足检测算法中复杂运算的需求，也能够满足系统控制的需要，并且具有很好的网络功能，能够和本地的应用端网络连在一起。上海交通大学的王丽颖等人使用DSP和ARM双CPU结构实现了电能质量监控系统。采用双CPU的工作模式，这种方式虽然可以很好的实现各种功能，DSP和ARM都存在开发周期长，系统可扩展性不高的缺点，并且这种双CPU结构电路的硬件电路复杂，价格昂贵，设备开发和调试十分困难，后期的升级和维护也十分不易。(3)以 FPGA 为核心这种方式采用FPGA来实现谐波检测算法，并且加上外围采集电路等实现。武汉理工大学的潘磊等人研究了一种基于FPGA的电力谐波检测系统。使用FPGA实现了 FFT处理单元。FFT处理单元采用了 FPGA内嵌的硬件乘法器和加法器做并行运算，实现了硬件的并行处理。但这种检测系统由于采用硬件实现逻辑，系统可重构性较弱，耦合性较高，对于需要添加新的功能�？榛蚨阅骋荒？榻行薷氖保低车男薷慕洗螅毙枰韵低辰兄亟ǎ涣硗猓孟低车目啥列越喜睿髂？榧涞氖萘飨蛞约笆萃ㄑ斗绞胶苣阎惫鄣谋怀绦蚩⑷嗽倍寥。笮奈ぴ斐闪撕艽蟮睦�。山东大学的梁海霞等人研究了一种基于FPGA的谐波检测装置，提出利用SOPC技术解决方案，在FPGA中内嵌Mos II软核作为控制器，并实现了硬件的FFT算法。但该装置没有具体的系统实现，只是进行了功能的仿真，并且该装置的FFT的处理精度为1 位， 由于采用同步采样，在实际系统设计实现中，容易造成采样不准确的情况。
发明内容
本发明针对现有技术存在的问题，提供一种基于SOPC技术，应用FPGA平台的电力谐波分析仪，采用电流电压互感器作为前端传感器，使用高速的16位AD芯片设计采样电路采集电流电压信号，运用Verilog HDL硬件描述语言设计了采样电路AD7606的驱动程序， 将采集到的电压电流信号进行缓存，然后进行前期的谐波算法预处理。结合SOPC Builder, 在FPGA上嵌入Nios II软核作为系统控制单元，设计了一个显示IP核，将这个IP核挂载在NiosII软核处理器上，控制检测数据在液晶屏上的显示输出。完成系统构建，并编写C 程序进行控制算法和显示控制，最后在友晶公司的DE2-70开发板上进行验证。本发明的一种基于FPGA的电力谐波分析仪，包括有硬件部分和软件部分。本发明的一种基于FPGA的电力谐波分析仪的硬件部分包括有传感器电路和AD采样电路。传感器电路主要负责将电力系统中电流电压信号转换为-5V +5V之间的电压信号，并完成信号的调理。AD采样电路主要负责将模拟的谐波信号转换为16位的数字信号， 提供给FPGA做进一步的处理。本发明的一种基于FPGA的电力谐波分析仪，主要包括以下几个�？槭莶杉？�、数据缓存�？椤⑹堇嘈妥荒？�、加窗�？�、FFT运算模块、运算结果存储和中断产生�？�、Nios II软核处理器�？�、LTM显示�？�。本发明的数据采集�？橹饕涸鹎疉D7606进行8路信号，1024点的同步采样， 然后将数据读取到FPGA片内，提供给下一级的数据缓存�？�。�？橥ü允淙胧敝蛹剖� 控制AD7606进行采样速率为10. 24K的等间隔采样。本发明的数据缓存�？橹饕瓿刹裳莸拇娲ⅲ刂疲约笆涑觥４覣DC数据采样�？槭涑龅牟裳菔前凑�1到8路数据一次输出，系统需要将这8路数据分别存储在片内RAM中，当有输出触发信号时，按设定顺序依次输出1路采样数据。本发明的数据类型转化�？橹饕涸鸾堇嘈臀蟹耪偷牟裳葑晃〉憷嘈褪荩缓蠼晃母〉闶萏峁└哟澳？�。本发明的加窗模块主要负责将给每一路的采样数据加上IOM宽度的Blackman 窗。当有效信号到达时，该�？槭紫炔鶥lackman窗数据，然后将Blackman窗数据与采样数据相乘，并将计算结果提供给下一级的FFT运算�？�。
本发明的FFT运算�？橹饕迪�10M点的浮点FFT运算。该�？橹饕涸鸾� 窗后的数据进行FFT运算，它决定了本发明整个系统的实时性。本发明的运算结果存储和中断产生�？橹饕涸鸹捍鍲FT运算结果，并通知Nios II软核处理器系统读取运算结果。这个�？椴捍娴目刂菩藕牛荽娲⒌刂罚约笆毙� 控制等，存储完成后产生1个时钟的高电平，作为中断信号，与Mos II软核处理器系统交互。本发明的Nios II软核处理器�？橹饕瓿勺芴宓暮诵目刂疲鞲瞿？榈男髯� 用，负责读取FFT运算结果，然后在软件中对采样数据进行插值运算，计算出谐波的相关参 量，调用LTM显示IP核，将谐波参量显示在LTM液晶屏上。当收到FFT运算�？橥瓿杉扑悖� 并完成运算结果的缓存后，产生一个中断信号，通知Nios II软核处理器系统读取运算结 果。当完成1路谐波计算后，该�？榉⒊雒睿寥∠乱宦肥�。直到完成所有电压电流采 样数据后，再发出命令开始下一轮的采样。针对现有技术存在的问题，本发明的一种基于FPGA的电力谐波分析仪，前端的谐 波采集和处理使用硬件实现，充分发挥了硬件加速的优势；利用FPGA中的Mos II软核处 理器对处理后的数据做进一步运算和控制，该过程在FPGA片内总线上完成，解决了数据传 输的瓶颈，充分发挥了硬件设计的高速性和Nios II软核处理器控制的灵活性。在lOOMHz 时钟下，前端的处理�？榭梢栽�77US内完成一次10M点浮点FFT运算，Nios II软核处理 器能在78ms完成1路谐波信号的插值和谐波参数计算，在实际应用中，系统能够满足实时 检测的需求。本系统的AD采用两片AD�？榧读姆绞剑哂�16位采集精度，具有较高的 精度。对系统进行的相关分析和测试表明，系统运行稳定，检测精度较高，处理速度快。
图1本发明的系统总体构成示意图；图2本发明的系统总体流程图；图3本发明实施例使用的Nios II软核处理器�？榻峁箍蛲迹煌�4本发明实施例使用的电压采集电路图；图5本发明实施例使用的电流采集电路图；图6本发明实施例使用的单片AD7606-4电路原理图；图7本发明实施例使用的REF5025的电路原理图；图8本发明实施例使用的数据采集�？橥迹煌�9本发明实施例使用的数据采集�？樯杓屏鞒掏迹煌�10是本发明实施例使用的AD采样驱动单元状态机流程图；图11本发明实施例使用的数据采集�？榈氖毙蚍抡嫱迹煌�12本发明实施例使用的数据缓存�？橥迹煌�13本发明实施例的写数据时序仿真图；图14本发明实施例使用的数据类型转换�？橥迹煌�15本发明实施例使用的数据类型转换�？槭毙蚍抡嫱迹煌�16本发明实施例使用的加窗模块结构图；图17本发明实施例使用的控制单元状态机流程图18本发明实施例使用的复数逻辑单元ALUl结构图；图19本发明实施例使用的复数逻辑单元ALU2结构图；图20本发明实施例使用的运算结果存储�？橥迹煌�21本发明实施例使用的运算结果存储�？榈氖毙蛲迹煌�22本发明实施例使用的SOPC Builder的配置界面图；图23本发明实施例的总体控制单元的流程图；图M对本发明实施例FFT运算单元进行测试的单频正弦信号频谱图；图25对本发明实施例FFT运算单元进行测试的单频正弦信号仿真误差图；图沈对本发明实施例FFT运算单元进行测试的双频正弦信号频谱图；图27对本发明实施例FFT运算单元进行测试的双频正弦信号电路仿真误差图；图观对本发明实施例FFT运算单元进行测试的三角信号频谱图；图四对本发明实施例FFT运算单元进行测试的三角信号电路仿真误差图；图30对本发明实施例系统实时行进行测试的一路谐波计算所需时间图。
具体实施例方式下面结合附图对本发明内容作进一步描述。本发明实施例是在Altera公司的FPGA开发板DE2-70上实现的。开发板预留了两个扩展接口。在本系统中，这两个扩展接口分别用于显示�？長TM和AD7606的采集电路连接。DE2-70开发板上的FPGA芯片是Altera公司Cyclone II系列EP2C70F896C6N。本系统总体构成示意图如图1所示。系统的总体流程图如图2所示。本系统中的Mos II软核处理器�？榻峁箍蛲既缤�3所示。本发明的基于FPGA的电力谐波分析仪中的传感器电路，主要包括电压和电流信号采集部分。在电压信号采集部分中，电压的输入范围为士 IOOOVdf 士 1000V范围内的交流电压转换为士5V范围内的交流电压信号。在电流信号采集部分，电流的输入范围为士20A，将士20A范围内的交流电流转换为士5V范围内的交流电压信号。本发明采用电压互感器PT，电流互感器CT作为电压采集部分和电流采集部分的传感器。本发明选用“兵字”高精度的电压互感器和电流互感器TV1013和TA1420。这两种传感器的精度都一样，工作频率范围20Hz 20kHz，使用运算放大器的情况下，互感器信号输出非线性度不大于0. 1%，相位误差小于5’，满足系统的精度和测量范围的要求。(1)电压信号采集电路电压信号采集电路的输入为士 1000V范围内的交流电压，具体的设计电路如图4 所示。电压互感器TV1013的电流型电压互感器，最大输入电压为1000V，互感器线圈匝数比为1 1，额定电流2mA。运算放大器采用了 TI的0PA2227该放大器具有高精度、低噪声、 低功耗、低偏置的优点，能够满足要求。由电压互感器的原理可以知道，副边的电压输出为U。ut = UinZR1^R2,因为电压互感器的额定电流为2·，!^的阻值设定为500K，I 2的阻值设定为2. 5K，能够满足采样电路输入士 1000V交流电时，输出士5V的交流电压信号。电压信号采集电路的输出将送到AD7606 的模拟输入端。(2)电流信号采集电路
电流信号采集电路的输入为士20A范围内的交流电流，具体的电路如图5所示。电流互感器互感器TA1420-04线圈匝数比为4000 1，原边额定输入电流20A，次级的额定输出电流为5mA。信号调理电路中，放大器依然采用0PA2227。通过电流互感器的参数可以知道，副边电压输出为U。ut = Iin/4000*R，电流互感器的额定输出电流为5mA，R的阻值设定为1K，能够满足采样电路输入士20A时，输出士5V 的交流电压信号。同样地，将电流信号采集电路的输出送到AD7606的模拟输入端。本发明的AD采样芯片选用了 ADI公司的AD7606-4，具体的电路原理如图6所示。 AD7606-4具有16位数据精度，4路同步采样输入，同时所有通道均能以高达200kSPS的吞吐速率采样，能够满足系统对精度和采样速度的要求。AD7606-4片内资源非常丰富，可以最大限度简化采样系统外围电路的设计。它采用5V单电源供电，可以处理士 IOV或士5V范围内的双极性输入信号输入，片内箝位保护电路可以耐受最高达士 16. 5V的电压，模拟输入阻抗均为1ΜΩ。同时，片内还集成了二阶抗混叠滤波器，抗混叠滤波器的3dB截止频率为22KHz。因此，在AD采样电路之前省略抗混叠滤波器的设计。因为AD7606只有4路采样通道，为了满足3相电采样的需求，系统使用两片 AD7606-4并联，使系统可以实现多达8路信号的同步采样。在本发明中，选用士5V输入范围，片外参考电压方式。与FPGA的通信时，使用并行通信方式。发明中使用片外的基准电压REF5025作为AD7606的参考电压，REF5025具有低噪声、极低漂移、高精度的优点，能够使系统精度更加稳定。图7是REF5025的电路原理图，输入5V电压，输出2. 5V的标准参考电压。 实施例的逻辑电路�？槭莶杉？橹饕瓿啥孕酒珹D7606的驱动，并将采样数据读取到FPGA片内，提供给下一级的数据缓存�？�。当数据采集�？槭盏組os II软核处理器系统的启动采样信号时，数据采集模块开始启动新的一轮采样。在一轮采样中，数据采样�？榻燃涓舨裳� IOM次，采样速率为10. 24KHz0�？榈氖敝佣薸CLK输入为50MHz，计数器对时钟输入计数， 从0计到4883时，即完成一次采样，并启动下一次采样。通过硬件自身计数实现的10. 24KHz 等间隔采样要比在处理器系统中使用计数器启动每次采用精确。数据采集�？榈亩ゲ闵杓莆募缤�8所示。数据采集�？樾枰粤狡珹D7606-4进行驱动。AC0NVSTA和AC0NVSTB用于启动第一片AD7606采样，用于控制电压采样的4个通道；BC0NVSTA和BC0NVSTB用于启动第二片 AD7606采样，用于控制电流采样的4个通道。在本系统中，iSwitch用于控制电流电压的相位偏移，也就是控制AC0NVST和BC0NVST之间的时间差。由于传感器精度的原因，经过传感器之后的电流电压信号存在系统性相位误差，在本模块中，可以精确控制同一次采样中电流电压通道的时间差，校正相位差。当iSwitch的输入为逻辑'0'时，电流电压通道同时采样，当iSwitch的输入为逻辑'1'，可以设计电流电压的采样通道采样的时间差，这个参数由传感器精度决定。每一轮采样的流程如图9所示。在硬件电路的设计中已经知道AD7606的数据输出是三态的，两片AD7606公用一条数据总线。当AD7606完成数据转化后，CS_N和RD_N信号配合使用就可以将转换后的数据读取。当ACS_N为低电平，RD_N下降沿时，第一片AD7606返回一路转换数据，4个RD_N下降沿将返回第一片AD7606全部4个通道的采样数据；同样的，当BCS_N为低，RD_N下降沿时，第二片AD7606返回转换一路数据，4个RD_N下降沿将返回第二片AD7606全部4个通道的采样数据。oCLK，ofeite，oDATA是�？橄蚴莼捍婺？槭涑龅男藕藕褪�。在一次数据读取中，在开始输出数据时。ofeite变为高电平，当输出完8路数据后，oWrite变为低电平。在oCLK的上升沿，oDATA开始输出锁存数据。图10是AD采样驱动单元状态机流程图。图11是数据采样�？榈氖毙蛲�。数据的缓存�？橹饕瓿刹裳莸拇娲ⅲ刂疲约笆涑觯愿媚？橛芍饕治�3个部分，分别是数据的存储部分、数据输出控制部分、数据输出读取部分。在数据缓存�？橹校�8个长度为IOM的双口 RAM，用于存储采样电路8个通道中的数据。数据缓存�？槎ゲ闵杓莆募缤�12所示。在系统中，数据采集�？榈膐Write，oCLK, oDATA，分别与 write_en，data—clk，data—in 相连。数据的存储部分是完成8路数据的存储。数据采样�？槭涑龅牟裳莅凑�1到 8路通道依次输出，系统需要将这8路数据分别存储在对应的片内RAM中。系统需要为每一片双口 RAM产生写使能信号，写地址。写地址是由一个10M进制计数器产生，计数器在每个written信号的下降沿加1。因为written信号表示一帧信号有效，也就是说数据采集�？樵谑涑�8路采样数据时，written信号为逻辑'1'，在未输出数据时为逻辑'0'。 因此可以直接将这个计数器作为每片RAM的写地址。写使能信号由一个状态机和一个8进制计数器共同产生。在采样数据有效输出时，也就是written为逻辑'1'时，8进制计数器在每个data_Clk信号的上升沿加'1'。状态机根据8进制计数器的大�。直鹞恳黄琑AM产生写使能信号。当写完10M帧数据后，�？椴桓鰀one_valid的有效脉冲，表示完成了一轮数据的存储。图13是写数据的时序图。数据的读取部分是按照指定顺序读取采样数据。outlay用于控制数据输出方式，当OUtjay*' 00'时，只输出A相的电压电流，即用于检测单相谐波；当outlay 为1 01'，用于检测三相三线制电路的谐波，当outlay*' 10'时，用于检测三相四线制电路的谐波。当datajutjrigger有脉冲输入时，�？榻际涑�1个通道的采样数据。 在对单相电路进行谐波检测时，在第一个脉冲输入data_0ut_trigger，A相的IOM个电压采样数据将开始从data_0ut输出，同时data_out_Valid有效；在第二个脉冲输入data_ out_trigger, A相的10 个电流采样数据将开始从data_out输出，同时data_out_valid 有效。在对3相3线制电路和3相4线制电路进行检测时，数据的输出方式类推。在数据输出部分主要由两个状态机和一个10M进制的计数器实现。1个状态机产生读使能信号， 1个状态机读取RAM的输出，并赋值给data_0ut。10 进制的计数器主要用于产生RAM的读取地址。数据类型转化�？橹饕蟹诺�16位整数转换成满足IEEE-7M标准的浮点数。为了保证计算精度，系统在计算过程的数据类型采用单精度的浮点。所有AD7606转后的数据都是16位的有符号整数，在采样数据进行加窗之前，需要将采样数据转换成浮点数据。图14是数据转换�？榈目蛲迹媚？槭堑饔萌砑⒐ぞ逹imrtus II提供的�？槭迪郑褂昧魉呓峁梗还逃�6个时钟的延时。图15是数据类型转换模块时序仿真。加窗�？橹饕迪衷诓裳萁蠪FT运算之前，对采样数据加上Blackman窗。 加窗�？榈慕峁雇既缤�16所示。加窗�？橹饕˙lackman窗数据产生单元，流水线乘法单元。Blackman窗数据产生单元将产生长度为IOM的Blackman窗数据。因为Blackman 窗是对称的，所以Blackman窗的数据可以复用。系统采用复用方式，只将前513个点的数据存储在片内ROM中。片内ROM的地址是有一个是由一个计数器产生。在data_in_valid 有效时，在每个时钟上升沿，计数器从0计到512，然后512到1，即完成了运算。流水线乘法单元�？橹饕迪侄杂Φ腂lackman窗数据与采样数据的乘法运算。 这个单元主要调用了 Quartus II提供的浮点数乘法�？槭迪郑哂�6级流水结构，运算结果对输入数据有6个时钟的延时。在本�？橹校繁２裳莺虰lackman窗数据的同步是关键。FFT运算�？椴捎没�-4方式，本发明的FFT模块采用浮点运算，需要占用较多的逻辑资源。由于FPGA片内资源的限制，FFT运算�？椴荒懿捎昧魉峁梗卧怂愕ピ�、复数乘法器，以及旋转因子都采用复用形式。FFT运算�？榈纳杓浦饕ㄗ芴蹇刂频ピ卧怂愕ピ偷刂凡ピ�。总体控制单元主要完成总体的时序控制。包括对五级蝶形运算单元，地址产生单元，输出�？榈氖鞘毙蚩刂�。总体控制单元包括一个状态机，一个7进制计数器。状态机共有4个状态，配合7进制计数器，控制FFT运算�？榈慕�。这4个状态分别为ctrljdle， stage, stage_idle, stage6。状态机的设计如图17所示。ctrl_idle是空闲状态，stage状态控制蝶形运算的进行，stage_idle等待蝶形运算的完成，stage6状态用于控制最后FFT运算结果的输出。为了提高系统速度，电路的设计都是采用流水结构，蝶形运算中的乘法器，加法器都是采用流水线结构，计算结果相对计算输入有时间延时。在本设计中，蝶形单元加旋转因子一共延时35个时钟。本系统中Stage_ idle延时50个时钟，重现进入下一个状态。当IOM个采样数据在FFT中的存储后完成之后，控制单元状态机从空闲的ctrl_ idle状态进入到控制状态stage，同时7进制计数器变为'1'，等待IOM个时钟长度后， 状态机进入stagejdle状态，等待第一级蝶形运算的完成。在stage状态中，同时产生1个 1024脉冲宽度的使能控制信号。这个使能信号配合7进制计数器用于产生读写时能信号， 并提供给地址产生�？橛糜诓列吹刂罚约翱刂频蔚ピ�。在将跳出stagejdle状态时，判断7进制计数器的值，如果7进制计数器不等于5，则重新进入stage状态，开始进入下一级蝶形图运算，且计数器的值加1。如果计数器等于5，说明已经全部完成了 5级蝶形运算，状态机进入stage6状态，开始输出FFT运算结果。状态机再次进行stage状态时，运行过程和第一级类似，不在此赘述。状态机进入Stage6状态时，将产生一个IOM个脉冲宽度doutjalid信号，用于控制地址产生单元产生FFT输出地址，以及读取使能信号。蝶形运算单元，为了减少系统硬件资源的开销，本系统的蝶形单元采用流水结构。 蝶形产生单元主要包括3个状态机，4个复数逻辑运算单元。通过状态机控制蝶形单元中的延时。蝶形运算单元的复数逻辑运算部分，蝶形运算可以写成如下形式X (K) = A+BffP+Cff2P+Dff3PX (K+N/4) = A-jBffP-Cff2P+jDff3PX (K+2N/4) = A-jBffP+Cff2P-jDff3PX (K+3N/4) = A+j Bffp-Cff2p-j Dff3p将计算式分割为如下
χ' (η) = (χ (η)+χ (n+N/2)) + (χ (η+Ν/4)+χ (n+3N/4))χ' (Κ+Ν/2) = (χ (η)+χ (η+Ν/2)) -(χ (η+Ν/4)+χ (η+3Ν/4))χ' (Κ+Ν/4) = (χ (η) -χ (η+Ν/2)) -j* (χ (η+Ν/4) -χ (η+3Ν/4))χ' (Κ+3Ν/4) = (χ (η) -χ (η+Ν/2)) +j* (χ (η+Ν/4) -χ (η+3Ν/4))令a (0) =χ (η) +χ (η+Ν/2) ,a (2) = χ (η) -χ (η+Ν/2)，a (1) = χ (η+Ν/4) + (η+3Ν/4)， a (3) = χ(η+Ν/4)-(η+3Ν/4)上面的等式可以变为χ' (η) = b(0) = a(0)+a(l)χ' (n+N/2) = b (2) = a(0)-a(l)x' (n+N/4) = b(l) = a(2)_ja(3)x' (n+3N/4) = b(3) = a(2)+ja(3)通过分析可以看出，蝶形单元最终可以分解为只有a+b，a-b, a+jb, a-jb四种计算。本文设计了两种复数逻辑运算单元用于实现上述4种运算。这两种复数逻辑运算单元为ALUl禾口 ALU2, ALUl完成a+b禾口 a-jb运算，ALU2完成a-b禾口 a+jb运算。ALUl的结构设计如图18所示。OP用于控制ALUl的运算方式，当op = 0时，c = a+b，或当op = 1时，c = a_jb。 ALUl中的浮点加法器具有8级流水结构，从数据输入到计算结果的输出有8个时钟的延时。ALU2的结构设计如图19所示，op用于控制ALUl的运算方式，当op = 1时，c = a+jb,或当op = 0时c = a-b。和ALUl —样，ALU2中的浮点加法器也是具有8级流水结构，从数据输入到计算结果的输出有8个时钟的延时。在蝶形单元内部，采用流水线结构。a(0)，a(l)，W2)，a(3)在第一级流水中实现， 使用第1个状态机控制，b (0)，b (1)，b (2)，b (3)在第二级流水中实现，使用第2个状态机控制，第3个状态机主要读取第二级状态机的运算结果。表1是状态机1的工作流程。状态机中一共有4个工作状态，每个状态都需要读取输入蝶形单元的四个数。在第3个状态时，分别使用一个ALUl和ALU2，读取χ (η)和 χ (η+Ν/2)计算a (0)和a (2)。同样的，在第四个状态中，计算出a (1)和a (3)。这个状态机主要控制将蝶形单元的4个输入数据送到ALUl和ALU2输入端口上。
权利要求
1.一种基于FPGA的电力谐波分析仪，其特征在于包括传感器电路和AD采样电路，还包括设在FPGA中的数据采集�？�、数据缓存模块、数据类型转换�？�、加窗�？�、FFT运算�？�、运算结果存储和中断产生�？�、Nios II软核处理器�？�、LTM显示�？椋衅鞯缏方缌ο低持械缌鞯缪剐藕抛晃猒5V、5V之间的电压信号，并完成信号的调理；AD采样电路将模拟的谐波信号转换为16位的数字信号，提供给FPGA做进一步的处理；数据采集�？榍疉D采样电路进行采样，并将数据读取到FPGA内，提供给数据缓存�？椋皇莼捍婺？橥瓿刹裳莸拇娲�、控制及输出；数据类型转换模块将数据类型为有符号整型的采样数据转换为浮点类型数据，然后将转换后的浮点类型数据提供给加窗�？椋患哟澳？榻恳宦返牟裳菁由�1024宽度的Blackman窗，当有效信号到达时，该�？槭紫炔� Blackman窗数据，然后将Blackman窗数据与采样数据相乘，并将计算结果提供给下一级的 FFT运算�？椋籉FT运算�？榻哟昂蟮氖萁蠭OM点的浮点FFT运算；运算结果存储和中断产生�？榛捍鍲FT运算结果，并通知Nios II软核处理器�？槎寥≡怂憬峁媚？椴捍娴目刂菩藕�、数据存储地址，以及时序控制，完成存储后产生1个时钟的高电平，作为中断信号，与Nios II软核处理器�？榻换ィ籒ios II软核处理器�？槭迪肿芴宓暮诵目刂萍案鞲瞿？榈男鳎寥FT运算结果，对采样数据进行插值运算，计算出谐波的相关参量，调用LTM显示IP核，将谐波参量显示在LTM液晶屏上。
2.如权利要求1所述的基于FPGA的电力谐波分析仪，其特征在于所述传感器电路包括电压信号采集电路和电流信号采集电路，电压信号的采集电路的传感器选用TV1013，运算放大器选用TI的0PA2227，电压信号采集电路的输出端连接采样电路的模拟输入端；电流信号采集电路的传感器选用电流互感器TA1420，放大器选用0PA2227，电流信号采集电路的输出端连接采样电路的模拟输入端。
3.如权利要求1所述的基于FPGA的电力谐波分析仪，其特征在于所述AD采样电路采用两片AD7606-4并联，片外参考电压方式，使用片外的基准电压REF5025作为AD7606的参考电压，采样电路AD7606与FPGA使用并行通信方式。
4.如权利要求1所述的基于FPGA的电力谐波分析仪，其特征在于所述数据采集�？榍疉D采样电路进行采样是该数据采集�？榍疉D7606进行8路信号，1024点的同步采样，然后将数据读取到FPGA内，提供给下一级的数据缓存�？椋？橥ü允淙胧敝蛹剖� 控制AD7606进行采样速率为10. 24K的等间隔采样。
5.如权利要求1所述的基于FPGA的电力谐波分析仪，其特征在于所述数据缓存�？橥瓿刹裳莸拇娲�、控制及输出，是从ADC数据采样�？槭涑龅牟裳莅凑�1到8路数据一次输出，系统需要将这8路数据分别存储在片内RAM中，当有输出触发信号时，按设定顺序依次输出1路采样数据。
全文摘要
一种基于FPGA的电力谐波分析仪，属于电力电子技术领域，该电力谐波分析仪包括传感器电路和AD采样电路以及设在FPGA中的数据采集�？�、数据缓存�？�、数据类型转换�？�、加窗�？�、FFT运算�？�、运算结果存储和中断产生�？�、NiosⅡ软核处理器�？�、LTM显示�？�。本发明前端的谐波采集和处理使用硬件实现，充分发挥了硬件加速的优势；利用FPGA中的NiosⅡ软核处理器对处理后的数据做进一步运算和控制，该过程在FPGA片内总线上完成，解决了数据的传输，充分发挥了硬件设计的高速性和NiosⅡ软核处理器控制的灵活性。
文档编号G01R19/25GK102288819SQ201110236979
公开日2011年12月21日 申请日期2011年8月18日 优先权日2011年8月18日
发明者李晶皎, 薛长江, 陆振林 申请人:东北大学
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