专利名称：片上系统中高速超宽总线故障测试系统和方法
技术领域：
本发明涉及一种片上系统(SoC，System on a Chip)故障测试系统和方法，特别是一种可重复应用于片上系统中高速超宽总线故障测试的系统和方法。
背景技术：
随着IP (Intellectual Property)核复用设计方法的广泛应用，集成电路的设计规�：褪迪止δ苡辛艘桓鐾槐洌稍吹淖ㄓ霉δ躒LSI (Very Large Scale Integration Circuit)发展到目前的片上系统(SoC，System on a Chip)。同时，伴随着CMOS工艺技术的迅猛发展，集成电路设计与制造迎来了纳米级工艺的时代，大量SoC开始被设计为更大规模的多处理器和大存储空间形式。多处理器架构可以使大量的信息处理实现并行化，进而大大提高系统的实时性；大存储空间使被处理信息在SoC片内就得以缓存与保存，避免了使用片外存储空间所需消耗的总线引脚开销和信号时延开销等降低系统性能的问题。为有效提升整个SoC的性能，及有效降低原始电路的设计冗余率，大量多处理器、 大存储空间形式的SoC在片内采用了超宽总线设计。如以图形处理器SoC为例，超宽总线设计成为直接影响该类芯片整体性能的一个非常关键的部件。这些图形处理器SoC为提高数据吞吐率往往使用超宽的256 bit/512 bit/1024 bit总线结构，甚至已有4096 bit超宽总线在实际的研发中被应用。众所周知，在深亚微米工艺下，由于耦合电容、电感等寄生元件所起作用愈发明显，其使得SoC中超宽总线上的信号完整性故障成为不容忽视的问题。当SoC设计工艺达到纳米级、工作时钟频率提升至GHz级时，高速超宽总线上的信号完整性故障更为严重，并已成为直接影响SoC功能正确性与可靠性的重要因素。随着高速超宽总线应用范围的日益广泛，高速超宽总线的地位不断提升。由于工艺尺寸的不断减�。碜芟咴谖锢硎迪值墓讨校媪僮胖疃嗟囊笞芟叩奈皇本缭龀�、金属线宽度的变窄、布线过程中基于面积因素考虑下的线间距离的不断变小，这些都使得SoC中高速超宽总线间的信号完整性故障测试成为不容忽视的问题。目前相关研究领域中主要是针对SoC IP核核间连线上的信号完整性故障，对SoC 总线结构中的信号完整性故障考虑的并不多，对纳米级SoC中高速超宽总线上的信号完整性故障考虑的则更少。另一方面，大量的研究工作仅针对信号完整性故障，基本不考虑传统型的固定逻辑值故障，很少有将信号完整性故障和固定逻辑值故障同时进行研究考虑的方案。本发明提出一种片上系统中高速超宽总线故障测试系统和方法，它包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程。采用本发明，可以完成对片上系统中各种类型高速超宽总线上信号完整性故障和固定逻辑值故障的统一检测。
发明内容
本发明的目的在于针对已有技术存在的缺陷提供一种片上系统中高速超宽总线故障测试系统和方法。其电路结构简单，测试流程简捷，适用于各种片上系统中的高速超宽总线故障测试。为达上述目的，本发明采用下述技术方案
一种片上系统中高速超宽总线的故障测试系统，能用于完成片上系统中不同类型高速超宽总线的测试；它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组(1)、六条测试链路(2. 1、2. 2、2. 3、2. 4、2. 5、2. 6)和一组高速超宽总线测试控制线(3) 组成，其特征在于所述测试访问通道组(1)有一组外接测试访问通道信号输入引脚(TCI) 和一组外接测试访问通道信号输出引脚(TC0)，而在片内输出分别连接各种类型高速超宽总线的所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6);每一所述测试链路(2)根据类型不同分别与高速超宽总线CPU端或高速超宽总线终端相连接，并在片内连接所述高速超宽总线测试控制线(3);所述高速超宽总线测试控制线(3)有一个外接高速超宽总线测试使能信号输入引脚(TEN)、一个外接高速超宽总线测试时钟信号输入引脚(TCLK)和一个外接双向型测试单元功能端口方向切换控制信号输入引脚(BI0C)，而在片内输出连接各个所述测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)。上述的测试访问通道组(1)共由三根测试访问输入总线和三根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚(TCI)，每一根测试访问输出总线外接一个测试访问通道信号输出引脚(TCO)；所述六条测试链路(2. 1、 2. 2,2. 3,2. 4,2. 5,2. 6)分别为由高速超宽总线CPU端输入型测试单元构成的第一测试链路(2. 1)、由高速超宽总线终端输出型测试单元构成的第二测试链路(2. 2)、由高速超宽总线CPU端输出型测试单元构成的第三测试链路(2. 3)、由高速超宽总线终端输入型测试单元构成的第四测试链路(2. 4)、由高速超宽总线CPU端双向型测试单元构成的第五测试链路(2. 5)和由高速超宽总线终端双向型测试单元构成的第六测试链路(2. 6)。在片内，测试访问输入总线与第一测试链路(2. 1)、第二测试链路(2. 4)、第五测试链路(2. 5)和第六测试链路(2. 6)相连接；测试访问输出总线与第二测试链路(2. 2)、第三测试链路(2. 3)、第五测试链路(2. 5)和第六测试链路(2. 6)相连接。上述的第一测试链路(2. 1)由《个高速超宽总线CPU端输入型测试单元ci构成， 其中， 为SoC中CPU输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk;在测试链路中，高速超宽总线CPU端输入型测试单元Ci1有一个连接CPU输出总线的高速超宽总线CPU 端输入型测试单元功能信号输入端口 bcili、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 bcoli和一个连接测试访问输入总线TCI1的高速超宽总线CPU端输入型测试单元测试信号输入端口 Scil1,在单元外输出连接高速超宽总线和后续一个高速超宽总线CPU端输入型测试单元Ci2 ；后续高速超宽总线CPU端输入型测试单元Ci2有一个连接CPU输出总线的高速超宽总线CPU端输入型测试单元功能信号输入端口 bcil2、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 bcol2和一个连接前一个高速超宽总线CPU端输入型测试单元Ci1中高速超宽总线CPU端输入型测试单元测试信号输出端口 Scol1的高速超宽总线CPU端输入型测试单元测试信号输入端口 Scil2，在单元外输出连接高速超宽总线和后续一个高速超宽总线CPU端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输入型测试单元c厶；本条测试链路中最后一个高速超宽总线CPU端输入型测试单元Cim的高速超宽总线CPU端输入型测试单元测试信号输出端口可悬空不接。上述的高速超宽总线CPU端输入型测试单元ci是由一个D触发器F1和一个二选一选择器礼组成；连接方式D触发器F1有一个高速超宽总线测试时钟信号输入端口 tclk、 一个高速超宽总线CPU端输入型测试单元测试信号输入端口 sci 1，一个高速超宽总线CPU 端输入型测试单元测试信号输出端口 scol，在单元内输出连接二选一选择器M1的输入端； 二选一选择器M1有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU 端输入型测试单元功能信号输入端口 bcil和一个高速超宽总线CPU端输入型测试单元功能信号输出端口 bcol。上述的第二测试链路(2. 2)由 个高速超宽总线终端输出型测试单元to构成，其中， 为SoC中CPU输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中， 高速超宽总线终端输出型测试单元tox有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 bti I1和一个连接测试访问输出总线TCO1的高速超宽总线终端输出型测试单元测试信号输出端口 Stol1 ；后续高速超宽总线终端输出型测试单元有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 btil2和一个连接前一个高速超宽总线终端输出型测试单元tox中高速超宽总线终端输出型测试单元测试信号输入端口 Stil1的高速超宽总线终端输出型测试单元测试信号输出端口 Stol2，如此重复， 直至本条测试链路中最后一个高速超宽总线终端输出型测试单元toffi，本条测试链路中最后一个高速超宽总线终端输出型测试单元tom的高速超宽总线终端输出型测试单元测试信号输入端口可悬空不接。上述的高速超宽总线终端输出型测试单元to是由一个二选一选择器M2和一个D 触发器F2组成；连接方式二选一选择器M2有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线终端输出型测试单元功能信号输入端口 btil和一个高速超宽总线终端输出型测试单元测试信号输入端口 stil，在单元内输出连接D触发器F2的数据输入端口 D ；D触发器F2有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端输出型测试单元测试信号输出端口 stol。上述的第三测试链路(2. 3)由/7个高速超宽总线CPU端输出型测试单元⑶构成， 其中/7为SoC中CPU输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中， 高速超宽总线CPU端输出型测试单元有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2i、一个连接CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 Ixx^1和一个连接测试访问输出总线TCO2的高速超宽总线CPU端输出型测试单元测试信号输出端口 scoA ；后续高速超宽总线CPU端输出型测试单元⑶2有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci22、一个连接CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 bco22和一个连接前一个高速超宽总线CPU端输出型测试单元中高速超宽总线CPU端输出型测试单元测试信号输入端口 Sc^1的高速超宽总线CPU端输出型测试单元测试信号输出端口 scol ；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输出型测试单元《ν本条测试链路中最后一个高速超宽总线CPU端输出型测试单元的高速超宽总线CPU端输出型测试单元测试信号输入端口可悬空不接。上述的高速超宽总线CPU端输出型测试单元⑶是由一个二选一选择器M3和一个 D触发器F3组成；连接方式二选一选择器M3有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2和一个高速超宽总线CPU端输出型测试单元测试信号输入端口 sci2，在单元内输出连接D触发器F3的数据输入端口 D ；D触发器F3有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端输出型测试单元测试信号输出端口 sco2 ；高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2在单元内直接连接高速超宽总线CPU端输出型测试单元功能信号输出端口 bco2。上述的第四测试链路(2. 4)由/7个高速超宽总线终端输入型测试单元ti构成，其中/7为SoC中CPU输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线终端输入型测试单元tix有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 bto2dP—个连接测试访问输入总线TCI2的高速超宽总线终端输入型测试单元测试信号输入端口 sti2i，单元外输出连接后续高速超宽总线终端输入型测试单元ii2;后续高速超宽总线终端输入型测试单元ii2有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 bto22和一个连接前一个高速超宽总线终端输入型测试单元tix中高速超宽总线终端输入型测试单元测试信号输出端口 StC^1的高速超宽总线终端输入型测试单元测试信号输入端口 sti22，单元外输出连接后续高速超宽总线终端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线终端输入型测试单元 厶，本条测试链路中最后一个高速超宽总线终端输入型测试单元tin的高速超宽总线终端输入型测试单元测试信号输出端口可悬空不接。上述的由高速超宽总线终端输入型测试单元ti是由一个D触发器F4和一个高电平有效的三态门E1组成；连接方式D触发器F4有一个高速超宽总线测试时钟信号输入端口 tclk、一个高速超宽总线终端输入型测试单元测试信号输入端口 sti2和一个高速超宽总线终端输入型测试单元测试信号输出端口 sto2，在单元内输出连接高电平有效的三态门 E1的输入端口 ；高电平有效的三态门E1有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端输入型测试单元功能信号输出端口 bto2。上述的第五测试链路(2. 5)由一个低电平有效三态门Lp A个高速超宽总线CPU 端双向型测试单元cio和一个高电平有效三态门H1构成，其中A为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ；在测试链路中，低电平有效三态门L1有一个连接测试访问通道输入总线 TCI3的输入端，一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线CPU端双向型测试单元Cio1中高速超宽总线CPU端双向型测试单元测试信号输入端口 Sci3i的输出端口 ；高速超宽总线CPU端双向型测试单元 Ciol有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 I3Ciol1和一个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口bcic^i，单元外输出连接后续高速超宽总线CPU端双向型测试单元Cio2;后续高速超宽总线 CPU端双向型测试单元Cio2有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol2、一个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio22和一个连接前一个高速超宽总线CPU端双向型测试单元Cio1 中高速超宽总线CPU端双向型测试单元测试信号输出端口 Scc^1的高速超宽总线CPU端双向型测试单元测试信号输入端sci32 ；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端双向型测试单元Cioi,本条测试链路中最后一个高速超宽总线CPU端双向型测试单元Cioi的高速超宽总线CPU端双向型测试单元测试信号输出端口 ％03^连接高电平有效三态门H1的输入端；高电平有效三态门H1有一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接测试访问通道输出总线TCO3的输出端。上述的高速超宽总线CPU端双向型测试单元cio是由一个与门A1、两个二选一选择器M4、M5、一个D触发器F5、两个低电平有效三态门GpG2和两个高电平有效三态门E2、E3 组成；连接方式与门A1有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接二选一选择器M4的选择控制端；二选一选择器M4有一个高速超宽总线CPU端双向型测试单元测试信号输入端口 sci3,在单元内输出连接D触发器F5的数据输入端D ；D触发器F5有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端双向型测试单元测试信号输出端口 sco3，在单元内输出连接二选一选择器M5的输入端；二选一选择器M5有一个高速超宽总线测试使能信号输入端口 ten，在单元内输出连接低电平有效三态门G2和高电平有效三态门 E3的输入端；低电平有效三态门G1有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接二选一选择器M4和M5的输入端；高电平有效三态门E2有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接二选一选择器礼和M5的输入端；低电平有效三态门G2有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接高电平有效三态门 E2的输入端；高电平有效三态门E3有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接低电平有效三态门G1的输入端。上述的第六测试链路(2. 6)由一个低电平有效三态门L2、k个高速超宽总线终端双向型测试单元tio和一个高电平有效三态门H2构成，其中A为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ；在测试链路中，低电平有效三态门L2有一个连接测试访问通道输出总线 TCO3W输出端、一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线终端双向型测试单元^o1中高速超宽总线终端双向型测试单元测试信号输出端口 Stc^1的输入端；高速超宽总线终端双向型测试单元ti0l有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 bti0l ；后续高速超宽总线终端双向型测试单元tio2有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 btio2和一个连接前一个高速超宽总线终端双向型测试单元 Hol中高速超宽总线终端双向型测试单元测试信号输入端口 sti3i的高速超宽总线终端双向型测试单元测试信号输出端stol ；如此重复，直至本条测试链路中最后一个高速超宽总线终端双向型测试单元ii^，本条测试链路中最后一个高速超宽总线终端双向型测试单元 tiok的高速超宽总线终端双向型测试单元测试信号输入端口 stil连接一个高电平有效三态门吐的输出端；高电平有效三态门吐有一个连接测试访问通道输入总线TCI3的输入端和一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端。上述的高速超宽总线终端双向型测试单元tio是由一个与门A2、一个二选一选择器M6、一个D触发器F6和一个高电平有效三态门&组成；连接方式与门A2有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接高电平有效三态门E4的选择控制端；二选一选择器M6有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端双向型测试单元测试信号输入端口 sti3，在单元内输出连接D触发器F6的数据输入端D ；D触发器F6有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端双向型测试单元测试信号输出端口 sto3，在单元内输出连接高电平有效三态门&的输入端；高电平有效三态门 &有一个高速超宽总线终端双向型测试单元功能信号双向端口 btio，在单元内输出连接二选一选择器M6的输入端。上述的高速超宽总线测试控制线(3)由一根高速超宽总线测试使能信号输入总线(TEN)、一根高速超宽总线测试时钟信号输入总线(TCLK)和一根双向型测试单元功能端口方向切换控制信号输入总线(BIOC)组成；高速超宽总线测试使能信号输入总线(TEN)连接所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超宽总线测试使能信号输入端口 ten ；高速超宽总线测试时钟信号输入总线(TCLK)连接所述六条测试链路(2. 1,2. 2,2. 3、 2.4、2.5、2.6)的高速超宽总线测试时钟信号输入端口 tclk;双向型测试单元功能端口方向切换控制信号输入总线(BIOC)连接所述测试链路(2. 5,2. 6)的双向型测试单元功能端口方向切换控制信号输入端口 bioc、低电平有效三态门L1和L2的选择控制端以及高电平有效三态门H1和吐的选择控制端。一种采用权利要求1所述测试系统的片上系统中高速超宽总线的故障测试方法， 其特征在于根据所测高速超宽总线的类型分为单向型高速超宽总线测试流程(4)和双向型高速超宽总线测试流程(5)。上述的单向型高速超宽总线测试流程(4)根据高速超宽总线测试使能信号(ten) 确定测试状态，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，即从测试访问通道信号输入引脚(TCI)向第一测试链路(2. 1)或第四测试链路(2. 4) 输入测试信号、第二测试链路(2. 2)或第三测试链路(2. 3)捕获测试响应及通过测试访问通道信号输出引脚(TCO)输出第二测试链路(2. 2)或第三测试链路(2. 3)捕获的测试响应信号。上述的双向型高速超宽总线测试流程(5)根据高速超宽总线测试使能信号(ten) 确定测试状态，根据双向型测试单元功能端口方向切换控制信号(bioc)选择双向型高速超宽总线的方向，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，S卩从测试访问通道信号输入引脚(TCI)向第五测试链路(2. 5)，bioc=0时，或者第六测试链路(2. 6)，bioc=l时，输入测试信号、第六测试链路(2. 6)，bioc=0时，或者第五测试链路(2.5)，bioc=l时，捕获测试响应及通过测试访问通道信号输出引脚(TCO)输出第六测试链路(2. 6)，bioc=0时，或者第五测试链路(2. 5)，bioc=l时，捕获的测试响应信号。本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著优点本发明包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程，其电路由一个测试访问通道组、六条测试链路和一组高速超宽总线测试控制线组成；其测试流程由单向型高速超宽总线测试流程和双向型高速超宽总线测试流程组成。采用本发明，能够对片上系统中的高速超宽总线实现全面的测试访问，完成高速超宽总线上信号完整性故障和固定逻辑值故障的测试，并且能够保证各条总线在测试过程中的相互隔离和有效控制。 本发明电路结构简单、测试流程简捷，适用于片上系统中各种类型的高速超宽总线。
图1是本发明一个实施例的电路结构方框图。图2是图1示例的实现片上系统中单向型高速超宽总线故障测试的实施流程图。图3是图1示例的实现片上系统中双向型高速超宽总线故障测试的实施流程图。图4是图1示例的第一测试链路与第二测试链路的电路原理图。图5是图1示例的第三测试链路与第四测试链路的电路原理图。图6是图1示例的第五测试链路与第六测试链路的电路原理图。图7是图1示例的高速超宽总线CPU端输入型测试单元的电路原理图。图8是图1示例的高速超宽总线CPU端输入型测试单元的方框符号图。图9是图1示例的高速超宽总线终端输出型测试单元的电路原理图。图10是图1示例的高速超宽总线终端输出型测试单元的方框符号图。图11是图1示例的高速超宽总线CPU端输出型测试单元的电路原理图。图12是图1示例的高速超宽总线CPU端输出型测试单元的方框符号图。图13是图1示例的高速超宽总线终端输入型测试单元的电路原理图。图14是图1示例的高速超宽总线终端输入型测试单元的方框符号图。图15是图1示例的高速超宽总线CPU端双向型测试单元的电路原理图。图16是图1示例的高速超宽总线CPU端双向型测试单元的方框符号图。图17是图1示例的高速超宽总线终端双向型测试单元的电路原理图。图18是图1示例的高速超宽总线终端双向型测试单元的方框符号图。
具体实施例方式本发明的一个优先实施例是参见图1，本片上系统中高速超宽总线的故障测试系统是为完善片上系统可测试性而增加的电路。其电路由一个测试访问通道组1、六条测试链路2. 1,2. 2,2. 3,2. 4,2. 5,2. 6和一组测试控制线3组成。参见图2、图3，基于此电路运行的测试流程由单向型高速超宽总线测试流程4和双向型高速超宽总线测试流程5组成。本电路结构是参见图1，测试访问通道组1有一组外接测试访问通道信号输入引脚TCI和一组外接测试访问通道信号输出引脚TC0，而在片内输出分别连接各种类型高速超宽总线的所述六条测试链路2. 1,2. 2,2. 3,2. 4,2. 5,2. 6 ；每一所述测试链路2根据类型不同分别与高速超宽总线CPU端或高速超宽总线终端相连接，并在片内连接所述高速超宽总线测试控制线3 ；所述高速超宽总线测试控制线3有一个外接高速超宽总线测试使能信号输入引脚TEN、一个外接高速超宽总线测试时钟信号输入引脚TCLK和一个外接双向型测试单元功能端口方向切换控制信号输入引脚BI0C，而在片内输出连接各个所述测试链路 2. 1,2. 2,2. 3,2. 4,2. 5,2. 6。参见图4、图5、图6，上述的测试访问通道组1共由三根测试访问输入总线和三根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚TCI，每一根测试访问输出总线外接一个测试访问通道信号输出引脚TCO ；所述六条测试链路分别为由高速超宽总线CPU端输入型测试单元构成的第一测试链路2. 1、由高速超宽总线终端输出型测试单元构成的第二测试链路2. 2、由高速超宽总线CPU端输出型测试单元构成的第三测试链路2. 3、由高速超宽总线终端输入型测试单元构成的第四测试链路2. 4、由高速超宽总线CPU端双向型测试单元构成的第五测试链路2. 5 和由高速超宽总线终端双向型测试单元构成的第六测试链路2. 6。在片内，测试访问输入总线与第一测试链路2. 1、第二测试链路2. 4、第五测试链路2. 5和第六测试链路2. 6相连接； 测试访问输出总线与第二测试链路2. 2、第三测试链路2. 3、第五测试链路2. 5和第六测试链路2. 6相连接。参见图4，上述的第一测试链路2. 1由《个高速超宽总线CPU端输入型测试单元ci构成，其中， 为SoC中CPU输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线CPU端输入型测试单元Ci1有一个连接CPU输出总线的高速超宽总线CPU端输入型测试单元功能信号输入端口 I3Cil1、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 bcoli*—个连接测试访问输入总线 TCI1的高速超宽总线CPU端输入型测试单元测试信号输入端口 Scil1，在单元外输出连接高速超宽总线和后续一个高速超宽总线CPU端输入型测试单元Ci2 ；后续高速超宽总线CPU 端输入型测试单元Ci2有一个连接CPU输出总线的高速超宽总线CPU端输入型测试单元功能信号输入端口 bcil2、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 bcol2和一个连接前一个高速超宽总线CPU端输入型测试单元Ci1中高速超宽总线CPU端输入型测试单元测试信号输出端口 Scol1的高速超宽总线CPU端输入型测试单元测试信号输入端口 Scil2，在单元外输出连接高速超宽总线和后续一个高速超宽总线 CPU端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输入型测试单元Ciffi ；本条测试链路中最后一个高速超宽总线CPU端输入型测试单元c厶的高速超宽总线CPU端输入型测试单元测试信号输出端口可悬空不接。参见图7、图8，上述的高速超宽总线CPU端输入型测试单元ci是由一个D触发器F1和一个二选一选择器M1组成； 连接方式D触发器F1有一个高速超宽总线测试时钟信号输入端口 tclk、一个高速超宽总线CPU端输入型测试单元测试信号输入端口 sci 1，一个高速超宽总线CPU端输入型测试单元测试信号输出端口 scol，在单元内输出连接二选一选择器M1的输入端；二选一选择器M1 有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU端输入型测试单元功能信号输入端口 bcil和一个高速超宽总线CPU端输入型测试单元功能信号输出端口 bcol。参见图4，上述的第二测试链路2.2由《个高速超宽总线终端输出型测试单元to构成，其中， 为SoC中CPU输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路
15中，高速超宽总线终端输出型测试单元晰有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 btiljn—个连接测试访问输出总线TCO1的高速超宽总线终端输出型测试单元测试信号输出端口 Stol1 ；后续高速超宽总线终端输出型测试单元如2有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 btil2和一个连接前一个高速超宽总线终端输出型测试单元tox中高速超宽总线终端输出型测试单元测试信号输入端口 Stil1的高速超宽总线终端输出型测试单元测试信号输出端口 stol2，如此重复，直至本条测试链路中最后一个高速超宽总线终端输出型测试单元toy本条测试链路中最后一个高速超宽总线终端输出型测试单元tom的高速超宽总线终端输出型测试单元测试信号输入端口可悬空不接。参见图9、图10，上述的高速超宽总线终端输出型测试单元to是由一个二选一选择器M2和一个D触发器F2组成；连接方式二选一选择器M2有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线终端输出型测试单元功能信号输入端口 btil和一个高速超宽总线终端输出型测试单元测试信号输入端口 stil，在单元内输出连接D触发器F2的数据输入端口 D ；D触发器F2有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端输出型测试单元测试信号输出端口 stol。参见图5，上述的第三测试链路2. 3由个高速超宽总线CPU端输出型测试单元⑶构成，其中为SoC 中CPU输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk;在测试链路中，高速超宽总线CPU端输出型测试单元有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2i、一个连接CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 bcc^i和一个连接测试访问输出总线TCO2的高速超宽总线CPU端输出型测试单元测试信号输出端口 Scc^1 ；后续高速超宽总线CPU端输出型测试单元Co2有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci22、一个连接CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 bco22和一个连接前一个高速超宽总线CPU端输出型测试单元中高速超宽总线CPU端输出型测试单元测试信号输入端口 sci2i的高速超宽总线CPU端输出型测试单元测试信号输出端口 SCO22 ； 如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输出型测试单元con,本条测试链路中最后一个高速超宽总线CPU端输出型测试单元的高速超宽总线CPU端输出型测试单元测试信号输入端口可悬空不接。参见图11、图12，上述的高速超宽总线CPU端输出型测试单元⑶是由一个二选一选择器M3和一个D触发器F3组成；连接方式二选一选择器M3有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2和一个高速超宽总线CPU端输出型测试单元测试信号输入端口 sci2，在单元内输出连接D触发器F3的数据输入端口 D ;D触发器F3有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端输出型测试单元测试信号输出端口 sco2 ；高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2在单元内直接连接高速超宽总线CPU端输出型测试单元功能信号输出端口 bco2。参见图5，上述的第四测试链路2. 4由个高速超宽总线终端输入型测试单元ti构成，其中为SoC中CPU输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten 和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线终端输入型测试单元tix有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 InM1和一个连接测试访问输入总线TCI2的高速超宽总线终端输入型测试单元测试信号输入端口 sti21;单元外输出连接后续高速超宽总线终端输入型测试单元ti2 ；后续高速超宽总线终端输入型测试单元ti2有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 bto22和一个连接前一个高速超宽总线终端输入型测试单元 H1中高速超宽总线终端输入型测试单元测试信号输出端口 Stc^1的高速超宽总线终端输入型测试单元测试信号输入端口 sti22，单元外输出连接后续高速超宽总线终端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线终端输入型测试单元tin, 本条测试链路中最后一个高速超宽总线终端输入型测试单元tin的高速超宽总线终端输入型测试单元测试信号输出端口可悬空不接。参见图13、图14，上述的由高速超宽总线终端输入型测试单元ti是由一个D触发器F4和一个高电平有效的三态门E1组成；连接方式 D触发器F4有一个高速超宽总线测试时钟信号输入端口 tclk、一个高速超宽总线终端输入型测试单元测试信号输入端口 sti2和一个高速超宽总线终端输入型测试单元测试信号输出端口 sto2，在单元内输出连接高电平有效的三态门E1的输入端口 ；高电平有效的三态门 E1有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端输入型测试单元功能信号输出端口 bto2。参见图6，上述的第五测试链路2. 5由一个低电平有效三态门 L1、左个高速超宽总线CPU端双向型测试单元cio和一个高电平有效三态门H1构成，其中左为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ；在测试链路中，低电平有效三态门L1有一个连接测试访问通道输入总线TCI3的输入端，一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线CPU端双向型测试单元Ciol中高速超宽总线CPU端双向型测试单元测试信号输入端口 Sci3i的输出端口 ；高速超宽总线 CPU端双向型测试单元Cio1有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bcioli和一个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 1x^02”单元外输出连接后续高速超宽总线CPU端双向型测试单元 Cio2 ；后续高速超宽总线CPU端双向型测试单元Cio2有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol2、一个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio22和一个连接前一个高速超宽总线CPU 端双向型测试单元Cio1中高速超宽总线CPU端双向型测试单元测试信号输出端口 Scc^1的高速超宽总线CPU端双向型测试单元测试信号输入端sci32 ；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端双向型测试单元Cioi,本条测试链路中最后一个高速超宽总线CPU端双向型测试单元Cioi的高速超宽总线CPU端双向型测试单元测试信号输出端口 Scc^i连接高电平有效三态门H1的输入端；高电平有效三态门H1有一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接测试访问通道输出总线TCO3的输出端。参见图15、图16，上述的高速超宽总线CPU端双向型测试单元cio是由一个与门A1、两个二选一选择器M4、M5、一个D触发器F5、两个低电平有效三态门Gp G2和两个高电平有效三态门E2、E3组成；连接方式与门A1有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接二选一选择器礼的选择控制端；二选一选择器M4有一个高速超宽总线CPU端双向型测试单元测试信号输入端口 sci3，在单元内输出连接D触发器F5的数据输入端D ;D触发器F5有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端双向型测试单元测试信号输出端口 sco3，在单元内输出连接二选一选择器M5的输入端；二选一选择器M5有一个高速超宽总线测试使能信号输入端口 ten，在单元内输出连接低电平有效三态门G2和高电平有效三态门E3的输入端；低电平有效三态门G1有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接二选一选择器礼和M5的输入端；高电平有效三态门E2有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接二选一选择器虬和 M5W输入端；低电平有效三态门G2有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接高电平有效三态门E2的输入端；高电平有效三态门E3有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接低电平有效三态门G1的输入端。参见图6，上述的第六测试链路2. 6由一个低电平有效三态门L2 j个高速超宽总线终端双向型测试单元iio 和一个高电平有效三态门H2构成，其中A为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ；在测试链路中，低电平有效三态门L2有一个连接测试访问通道输出总线TCO3的输出端、一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线终端双向型测试单元ti0l中高速超宽总线终端双向型测试单元测试信号输出端口 Stc^1的输入端；高速超宽总线终端双向型测试单元ti0l有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 bti0l ；后续高速超宽总线终端双向型测试单元tio2有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 btio2和一个连接前一个高速超宽总线终端双向型测试单元&01中高速超宽总线终端双向型测试单元测试信号输入端口 sti3i的高速超宽总线终端双向型测试单元测试信号输出端sto32 ；如此重复，直至本条测试链路中最后一个高速超宽总线终端双向型测试单元ii&，本条测试链路中最后一个高速超宽总线终端双向型测试单元tiok的高速超宽总线终端双向型测试单元测试信号输入端口 sti3A连接一个高电平有效三态门H2的输出端；高电平有效三态门H2有一个连接测试访问通道输入总线TCI3的输入端和一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端。参见图17、图18，上述的高速超宽总线终端双向型测试单元iio是由一个与门A2、一个二选一选择器M6、一个D触发器F6和一个高电平有效三态门E4组成；连接方式与门A2有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接高电平有效三态HE4的选择控制端；二选一选择器礼有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端双向型测试单元测试信号输入端口 sti3， 在单元内输出连接D触发器F6的数据输入端D ；D触发器F6有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端双向型测试单元测试信号输出端口 sto3，在单元内输出连接高电平有效三态门E4的输入端；高电平有效三态门E4有一个高速超宽总线终端双向型测试单元功能信号双向端口 btio，在单元内输出连接二选一选择器M6的输入端。参见图4、图5、图6，上述的高速超宽总线测试控制线3由一根高速超宽总线测试使能信号输入总线TEN、一根高速超宽总线测试时钟信号输入总线TCLK和一根双向型测试单元功能端口方向切换控制信号输入总线BIOC组成；高速超宽总线测试使能信号输入总线TEN 连接所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超宽总线测试使能信号输入端口 ten ；高速超宽总线测试时钟信号输入总线TCLK连接所述六条测试链路(2. 1,2. 2,2. 3、 2.4、2.5、2.6)的高速超宽总线测试时钟信号输入端口 tclk;双向型测试单元功能端口方向切换控制信号输入总线BIOC连接所述测试链路2. 5,2. 6的双向型测试单元功能端口方向切换控制信号输入端口 bioc、低电平有效三态门L1和L2的选择控制端以及高电平有效三态门H1和H2的选择控制端。 参见图2，上述的单向型高速超宽总线测试流程4根据高速超宽总线测试使能信号ten确定测试状态，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，即从测试访问通道信号输入引脚TCI向第一测试链路2. 1或第四测试链路2. 4 输入测试信号、第二测试链路2. 2或第三测试链路2. 3捕获测试响应及通过测试访问通道信号输出引脚TCO输出第二测试链路2. 2或第三测试链路2. 3捕获的测试响应信号。参见图3，上述的双向型高速超宽总线测试流程5根据高速超宽总线测试使能信号ten确定测试状态，根据双向型测试单元功能端口方向切换控制信号bioc选择双向型高速超宽总线的方向，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，即从测试访问通道信号输入引脚TCI向第五测试链路2. 5，1^0(=0时，或者第六测试链路2.6， bioc=l时，输入测试信号、第六测试链路2. 6，bioc=0时，或者第五测试链路2. 5，bioc=l时， 捕获测试响应及通过测试访问通道信号输出引脚TCO输出第六测试链路2. 6，bioc=0时，或者第五测试链路2. 5，bioc=l时，捕获的测试响应信号。
权利要求
1.一种片上系统中高速超宽总线的故障测试系统，电路由一个测试访问通道组(1)、 六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)和一组高速超宽总线测试控制线(3)组成，其特征在于所述测试访问通道组(1)有一组外接测试访问通道信号输入引脚(TCI)和一组外接测试访问通道信号输出引脚(TC0)，而在片内输出分别连接各种类型高速超宽总线的所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6);每一所述测试链路(2)根据类型不同分别与高速超宽总线CPU端或高速超宽总线终端相连接，并在片内连接所述高速超宽总线测试控制线(3)；所述高速超宽总线测试控制线(3)有一个外接高速超宽总线测试使能信号输入引脚(TEN)、一个外接高速超宽总线测试时钟信号输入引脚(TCLK)和一个外接双向型测试单元功能端口方向切换控制信号输入引脚(BI0C)，而在片内输出连接各个所述测试链路 (2. 1、2· 2、2· 3、2· 4、2· 5、2· 6)。
2.根据权利要求1所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述测试访问通道组(1)共由三根测试访问输入总线和三根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚(TCI)，每一根测试访问输出总线外接一个测试访问通道信号输出引脚(TC0);所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5、 2. 6)分别为由高速超宽总线CPU端输入型测试单元构成的第一测试链路(2. 1)、由高速超宽总线终端输出型测试单元构成的第二测试链路(2. 2)、由高速超宽总线CPU端输出型测试单元构成的第三测试链路(2. 3)、由高速超宽总线终端输入型测试单元构成的第四测试链路(2. 4)、由高速超宽总线CPU端双向型测试单元构成的第五测试链路(2. 5)和由高速超宽总线终端双向型测试单元构成的第六测试链路(2. 6)；在片内，测试访问输入总线与第一测试链路(2. 1)、第二测试链路(2. 4)、第五测试链路(2. 5)和第六测试链路(2. 6)相连接； 测试访问输出总线与第二测试链路(2. 2)、第三测试链路(2. 3)、第五测试链路(2. 5)和第六测试链路(2. 6)相连接。
3.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第一测试链路(2. 1)由 个高速超宽总线CPU端输入型测试单元ci构成，其中， 为SoC 中CPU输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk;在测试链路中，高速超宽总线CPU端输入型测试单元Ci1有一个连接CPU输出总线的高速超宽总线CPU端输入型测试单元功能信号输入端口 I3Cil1、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 bcoli*—个连接测试访问输入总线TCI1的高速超宽总线CPU端输入型测试单元测试信号输入端口 scil”在单元外输出连接高速超宽总线和后续一个高速超宽总线CPU端输入型测试单元Ci2 ；后续高速超宽总线CPU端输入型测试单元Ci2有一个连接CPU输出总线的高速超宽总线CPU端输入型测试单元功能信号输入端口 bcil2、一个连接高速超宽总线的高速超宽总线CPU端输入型测试单元功能信号输出端口 1^012和一个连接前一个高速超宽总线CPU端输入型测试单元Cii中高速超宽总线CPU端输入型测试单元测试信号输出端口 Scol1的高速超宽总线CPU端输入型测试单元测试信号输入端口 scil2， 在单元外输出连接高速超宽总线和后续一个高速超宽总线CPU端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输入型测试单元c厶；本条测试链路中最后一个高速超宽总线CPU端输入型测试单元Cim的高速超宽总线CPU端输入型测试单元测试信号输出端口可悬空不接。
4.根据权利要求3所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线CPU端输入型测试单元ci是由一个D触发器F1和一个二选一选择器M1组成；连接方式D触发器F1有一个高速超宽总线测试时钟信号输入端口 tclk、一个高速超宽总线CPU端输入型测试单元测试信号输入端口 sci 1，一个高速超宽总线CPU端输入型测试单元测试信号输出端口 scol，在单元内输出连接二选一选择器M1的输入端；二选一选择器 M1有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU端输入型测试单元功能信号输入端口 bcil和一个高速超宽总线CPU端输入型测试单元功能信号输出端口 bcol0
5.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第二测试链路(2. 2)由《个高速超宽总线终端输出型测试单元to构成，其中， SSoC中CPU 输出总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线终端输出型测试单元tox有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 btiljn—个连接测试访问输出总线TCO1的高速超宽总线终端输出型测试单元测试信号输出端口 Stol1 ；后续高速超宽总线终端输出型测试单元有一个连接高速超宽总线的高速超宽总线终端输出型测试单元功能输入端口 btil2和一个连接前一个高速超宽总线终端输出型测试单元tox中高速超宽总线终端输出型测试单元测试信号输入端口 Stil1的高速超宽总线终端输出型测试单元测试信号输出端口 stol2，如此重复，直至本条测试链路中最后一个高速超宽总线终端输出型测试单元i^V本条测试链路中最后一个高速超宽总线终端输出型测试单元tom的高速超宽总线终端输出型测试单元测试信号输入端口可悬空不接。
6.根据权利要求5所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线终端输出型测试单元to是由一个二选一选择器M2和一个D触发器F2组成； 连接方式二选一选择器M2有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线终端输出型测试单元功能信号输入端口 btil和一个高速超宽总线终端输出型测试单元测试信号输入端口 sti 1，在单元内输出连接D触发器F2的数据输入端口 D ;D触发器F2 有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端输出型测试单元测试信号输出端口 stol。
7.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第三测试链路(2. 3)由/7个高速超宽总线CPU端输出型测试单元⑶构成，其中为SoC中 CPU输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线 CPU端输出型测试单元Co1有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2i、一个连接CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 bcoA和一个连接测试访问输出总线T(X)2的高速超宽总线CPU端输出型测试单元测试信号输出端口 sccA ；后续高速超宽总线CPU端输出型测试单元 2有一个连接高速超宽总线的高速超宽总线CPU端输出型测试单元功能信号输入端口 bci22、一个连接 CPU输入总线的高速超宽总线CPU端输出型测试单元功能信号输出端口 bcoA和一个连接前一个高速超宽总线CPU端输出型测试单元中高速超宽总线CPU端输出型测试单元测试信号输入端口 sci2i的高速超宽总线CPU端输出型测试单元测试信号输出端口 sco22 ；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端输出型测试单元con,本条测试链路中最后一个高速超宽总线CPU端输出型测试单元的高速超宽总线CPU端输出型测试单元测试信号输入端口可悬空不接。
8.根据权利要求7所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线CPU端输出型测试单元C。是由一个二选一选择器M3和一个D触发器F3组成；连接方式二选一选择器M3有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2和一个高速超宽总线CPU端输出型测试单元测试信号输入端口 sci2，在单元内输出连接D触发器F3的数据输入端口 D ;D触发器F3有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端输出型测试单元测试信号输出端口 sco2 ；高速超宽总线CPU端输出型测试单元功能信号输入端口 bci2在单元内直接连接高速超宽总线CPU端输出型测试单元功能信号输出端口 bco2。
9.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第四测试链路(2. 4)由/7个高速超宽总线终端输入型测试单元ti构成，其中/7为SoC中CPU 输入总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线测试时钟信号输入端口 tclk ；在测试链路中，高速超宽总线终端输入型测试单元tix有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 MM1和一个连接测试访问输入总线TCI2的高速超宽总线终端输入型测试单元测试信号输入端口 sti21;单元外输出连接后续高速超宽总线终端输入型测试单元ti2 ； 后续高速超宽总线终端输入型测试单元ti2有一个连接高速超宽总线的高速超宽总线终端输入型测试单元功能信号输出端口 bto22和一个连接前一个高速超宽总线终端输入型测试单元tix中高速超宽总线终端输入型测试单元测试信号输出端口 StC^1的高速超宽总线终端输入型测试单元测试信号输入端口 sti22，单元外输出连接后续高速超宽总线终端输入型测试单元；如此重复，直至本条测试链路中最后一个高速超宽总线终端输入型测试单元 厶，本条测试链路中最后一个高速超宽总线终端输入型测试单元tin的高速超宽总线终端输入型测试单元测试信号输出端口可悬空不接。
10.根据权利要求9所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述由高速超宽总线终端输入型测试单元ti是由一个D触发器F4和一个高电平有效的三态 nEi组成；连接方式D触发器&有一个高速超宽总线测试时钟信号输入端口 tclk、一个高速超宽总线终端输入型测试单元测试信号输入端口 sti2和一个高速超宽总线终端输入型测试单元测试信号输出端口 sto2，在单元内输出连接高电平有效的三态门E1的输入端口 ； 高电平有效的三态门E1有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端输入型测试单元功能信号输出端口 bto2。
11.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第五测试链路(2. 5)由一个低电平有效三态门L” k个高速超宽总线CPU端双向型测试单元cio和一个高电平有效三态门H1构成，其中A为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ；在测试链路中，低电平有效三态门L1有一个连接测试访问通道输入总线TCI3的输入端，一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线CPU端双向型测试单元Cio1中高速超宽总线CPU端双向型测试单元测试信号输入端口 sci3i的输出端口 ；高速超宽总线CPU端双向型测试单元Cio1有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 I3Ciol1*—个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bcic^i，单元外输出连接后续高速超宽总线CPU端双向型测试单元Cio2 ；后续高速超宽总线CPU端双向型测试单元Cio2有一个连接CPU双向总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol2、一个连接高速超宽总线的高速超宽总线CPU端双向型测试单元功能信号双向端口 bcioA和一个连接前一个高速超宽总线CPU端双向型测试单元Cio1中高速超宽总线CPU端双向型测试单元测试信号输出端口 Scc^1的高速超宽总线CPU端双向型测试单元测试信号输入端Sc^2 ；如此重复，直至本条测试链路中最后一个高速超宽总线CPU端双向型测试单元ciok,本条测试链路中最后一个高速超宽总线CPU端双向型测试单元Ciok 的高速超宽总线CPU端双向型测试单元测试信号输出端口 scol连接高电平有效三态门H1 的输入端；高电平有效三态门H1有一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接测试访问通道输出总线TCO3的输出端。
12.根据权利要求11所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线CPU端双向型测试单元cio是由一个与门A1、两个二选一选择器M4、M5、一个D触发器F5、两个低电平有效三态门Gp G2和两个高电平有效三态门E2、E3组成；连接方式与门A1有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接二选一选择器M4的选择控制端；二选一选择器M4有一个高速超宽总线CPU端双向型测试单元测试信号输入端口 sci3，在单元内输出连接D触发器F5的数据输入端D ；D触发器F5有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线CPU端双向型测试单元测试信号输出端口 sco3，在单元内输出连接二选一选择器M5的输入端；二选一选择器M5有一个高速超宽总线测试使能信号输入端口 ten，在单元内输出连接低电平有效三态门(；2和高电平有效三态门&的输入端； 低电平有效三态门G1有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接二选一选择器M4和M5的输入端；高电平有效三态门氏有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接二选一选择器M4和M5的输入端；低电平有效三态门( 有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bcio2，在单元内输出连接高电平有效三态门&的输入端； 高电平有效三态门&有一个双向型测试单元功能端口方向切换控制信号输入端口 bioc和一个高速超宽总线CPU端双向型测试单元功能信号双向端口 bciol，在单元内输出连接低电平有效三态门G1的输入端。
13.根据权利要求2所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述第六测试链路(2. 6)由一个低电平有效三态门L2i个高速超宽总线终端双向型测试单元 tio和一个高电平有效三态门吐构成，其中A为SoC中CPU双向总线的条数；连接方式完整的测试链路有一个高速超宽总线测试使能信号输入端口 ten、一个高速超宽总线测试时钟信号输入端口 tclk和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc ； 在测试链路中，低电平有效三态门L2有一个连接测试访问通道输出总线TCO3的输出端、一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端和一个连接高速超宽总线终端双向型测试单元ti0l中高速超宽总线终端双向型测试单元测试信号输出端口 Stc^1的输入端；高速超宽总线终端双向型测试单元ti0l有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 bti0l ；后续高速超宽总线终端双向型测试单元tio2有一个连接高速超宽总线的高速超宽总线终端双向型测试单元功能信号双向端口 btio2和一个连接前一个高速超宽总线终端双向型测试单元中高速超宽总线终端双向型测试单元测试信号输入端口 sti3i的高速超宽总线终端双向型测试单元测试信号输出端StM2 ；如此重复，直至本条测试链路中最后一个高速超宽总线终端双向型测试单元ii^，本条测试链路中最后一个高速超宽总线终端双向型测试单元tiok的高速超宽总线终端双向型测试单元测试信号输入端口 stil连接一个高电平有效三态门H2的输出端；高电平有效三态门吐有一个连接测试访问通道输入总线TCI3的输入端和一个连接双向型测试单元功能端口方向切换控制信号输入总线BIOC的选择控制端。
14.根据权利要求13所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线终端双向型测试单元iio是由一个与门A2、一个二选一选择器M6、一个D触发器F6和一个高电平有效三态门&组成；连接方式与门A2有一个高速超宽总线测试使能信号输入端口 ten和一个双向型测试单元功能端口方向切换控制信号输入端口 bioc，在单元内输出连接高电平有效三态门&的选择控制端；二选一选择器M6有一个高速超宽总线测试使能信号输入端口 ten和一个高速超宽总线终端双向型测试单元测试信号输入端口 sti3，在单元内输出连接D触发器F6的数据输入端D ；D触发器F6有一个高速超宽总线测试时钟信号输入端口 tclk和一个高速超宽总线终端双向型测试单元测试信号输出端口 sto3，在单元内输出连接高电平有效三态门&的输入端；高电平有效三态门&有一个高速超宽总线终端双向型测试单元功能信号双向端口 btio，在单元内输出连接二选一选择器M6 的输入端。
15.根据权利要求1所述的片上系统中高速超宽总线的故障测试系统，其特征在于所述高速超宽总线测试控制线(3)由一根高速超宽总线测试使能信号输入总线(TEN)、一根高速超宽总线测试时钟信号输入总线(TCLK)和一根双向型测试单元功能端口方向切换控制信号输入总线(BIOC)组成；高速超宽总线测试使能信号输入总线(TEN)连接所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超宽总线测试使能信号输入端口 ten ；高速超宽总线测试时钟信号输入总线(TCLK)连接所述六条测试链路(2. 1,2. 2,2. 3,2. 4,2. 5、 2.6)的高速超宽总线测试时钟信号输入端口 tclk;双向型测试单元功能端口方向切换控制信号输入总线(BIOC)连接所述测试链路(2. 5、2. 6)的双向型测试单元功能端口方向切换控制信号输入端口 bioc、低电平有效三态门L1和L2的选择控制端以及高电平有效三态门H1和H2的选择控制端。
16.一种采用权利要求1所述测试系统的片上系统中高速超宽总线的故障测试方法， 其特征在于根据所测高速超宽总线的类型分为单向型高速超宽总线测试流程(4)和双向型高速超宽总线测试流程(5)。
17.根据权利要求16所述的片上系统中高速超宽总线的故障测试方法，其特征在于所述单向型高速超宽总线测试流程(4)根据高速超宽总线测试使能信号(ten)确定测试状态，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，即从测试访问通道信号输入引脚(TCI)向第一测试链路(2. 1)或第四测试链路(2. 4)输入测试信号、第二测试链路(2. 2)或第三测试链路(2. 3)捕获测试响应及通过测试访问通道信号输出引脚(TCO)输出第二测试链路(2. 2)或第三测试链路(2. 3)捕获的测试响应信号。
18.根据权利要求16所述的片上系统中高速超宽总线的故障测试方法，其特征在于所述双向型高速超宽总线测试流程(5)根据高速超宽总线测试使能信号(ten)确定测试状态，根据双向型测试单元功能端口方向切换控制信号(bioc)选择双向型高速超宽总线的方向，通过控制高速超宽总线测试时钟信号的频率，完成三个主要的测试工作步骤，即 从测试访问通道信号输入引脚(TCI)向第五测试链路(2. 5)，bioc=0时，或者第六测试链路(2. 6)，bioc=l时，输入测试信号、第六测试链路(2. 6)，bioc=0时，或者第五测试链路 (2. 5)，bioc=l时，捕获测试响应及通过测试访问通道信号输出引脚(TCO)输出第六测试链路(2. 6)，bioc=0时，或者第五测试链路(2. 5)，bioc=l时，捕获的测试响应信号。
全文摘要
本发明涉及一种片上系统中高速超宽总线故障测试系统和方法。它包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程，其电路由一个测试访问通道组、六条测试链路和一组高速超宽总线测试控制线组成；其测试流程由单向型高速超宽总线测试流程和双向型高速超宽总线测试流程组成。采用本发明，能够对片上系统中的高速超宽总线实现全面的测试访问，完成高速超宽总线上信号完整性故障和固定逻辑值故障的测试，并且能够保证各条总线在测试过程中的相互隔离和有效控制。本发明电路结构简单、测试流程简捷，适用于片上系统中各种类型的高速超宽总线。
文档编号G01R31/3177GK102323536SQ20111014278
公开日2012年1月18日 申请日期2011年5月31日 优先权日2011年5月31日
发明者丁梦玲, 吴玉见, 张金艺, 李娇, 段苏阳, 王春华 申请人:上海大学
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