专利名称：半导体集成电路器件的制造方法
技术领域：
本发明涉及半导体集成电路器件的制造方法，更具体地涉及可以有效地应用于通过利用包括探针卡的半导体检查设备检查在半导体晶片上形成的集成电路的检查工艺的技术。
背景技术：
已提出了一种用于提供例如探针卡的技术(参考专利文献1)，该探针卡由多层引线板形成，其中通过在外圆周部分的连接区域中布置待连接到测试器头的连接装置以能够在内圆周部分中的元件安装区中形成用于测量形成在作为检查目标的半导体晶片内的半导体器件性能的电子电路，在用于从连接区向上电连接探针的信号图形中提供屏蔽图形以便围绕该信号图形，提供屏蔽部件到插入连接装置的连接管脚以及通过连接这种屏蔽部件到屏蔽图形，可以不受任何噪音影响精确地测量高速工作信号和微小信号。
日本未审查专利公开号平11(1999)-44709发明内容近年来，要求半导体集成电路器件多样化的功能和高速操作，且因此在很多情况下需要待布置在半导体芯片(下面，仅称为芯片)主表面上方的焊盘，以提供许多连接管脚。由此，用于检查晶片条件下的半导体芯片的良好/非良好条件的探针卡(下面，称为探针检查)也有待于增加电子元件数目和待安装引线(电路)数目。本发明的发明人致力于这种探针卡的研制且在研制工作中还发现了下面的问题。
即，在如上所述的探针卡中，电子元件和引线的增加已带来电子元件和引线更紧密的集成。因此，在探针卡的制造过程中决定引线的断开和在探针卡的操作检查过程中首先发现这种断开变得困难。因此，这里产生通过单次操作检查可以传递给用户的探针卡数目减小的问题。
而且，对于如上所述的探针卡，限制了安装电子元件和引线的区域。出现归因于串扰和反射的噪音的影响且通过在有限的区域内安装更多的电子元件和引线从而精确地测量测试信号变得困难。
此外，随着在探针卡上方安装的电子元件和引线的增加，这些元件和引线更紧密地集成。因此，在某些情况下例如当由于焊接部分的氧化电子元件和引线与探针卡分开时、当引线断开时以及当电子元件中产生麻烦时，通过引线的重连接和电子元件的替换实现修复变得困难。
而且，随着在探针卡上安装的电子元件和引线的增加，电子元件和引线不仅紧密地集成而且在上面方向中层叠。其间，在其中安装了探针卡的探针器中，准备用于安装探针卡的区域面积受到限制。由于电子元件和引线在探针卡上方的上面方向中以多层层叠，因此这里产生一个问题，其中在包括准备用于安装探针卡的小区域的探针器中不能自动地安装探针卡。而且，由于为探针卡的安装而提供的区域面积受到限制，因此增加待安装在探针卡上方的电子元件和引线数目变得困难。
而且，随着半导体集成电路器件的功能多样化，在探针卡中信号端的数目增加而且用于检查的电路更复杂。由于用于检查的电路更复杂，因此待安装在探针卡上方的电子元件和引线进一步增加且更紧密地集成。但是，由于探针卡内为电子元件和引线的布置而提供的区域受到约束，因此提供信号端的增加所需要的某些装置变得困难。
而且，随着探针卡上方安装的电路(电子元件和引线)的增加，电路中包括的继电器的温度上升，导致在继电器中产生缺陷操作的问题。
因为如上所述的原因，由本发明的发明人研究的探针卡包括降低产量的问题。
因此本发明的目的是提供用于提高探针卡产量的技术。
由本说明书及其附图的描述将使本发明的上述及其他目的和新颖特点变得显而易见。
下面将简要地描述本说明书中公开的本发明的典型发明。
本发明的半导体集成电路器件的制造方法，包括以下步骤(a)准备其中区域被分割为多个芯片区的半导体晶片，在多个芯片区的每个区域中形成半导体集成电路，以及在主表面上方形成用于与半导体集成电路电连接的多个第一电极；(b)准备包括第一板、第二板以及多个电子元件的探针卡，第一板具有用于与多个第一电极接触的多个接触端，第二板安装在第一板上，且设置有用于与多个接触端电连接的多个布线层，多个电子元件安装在第二板的主表面上方，以形成用于与测试器电连接的第一电路，其中第一板和第二板通过第一引线电连接；以及(c)通过多个接触端的端部与多个第一电极接触，对半导体集成电路进行电检查。
下面将简要地描述由本专利申请中公开的典型发明获得的效果。
即，可以提高探针卡的产量。
图1是说明在作为本发明实施例的半导体集成电路器件的制造方法中的探针检查工艺中使用的测试器和夹具结构的说明性示图。
图2是图1所示的性能板的平面图。
图3是说明用于将图1中所示的探针卡安装在探针器中的工序的说明性示图。
图4是图1中所示的探针卡的平面图。
图5是沿线A-A的图4的剖面图。
图6是说明图4中所示的主板的主表面的平面图。
图7是用于解释图4中所示的主板的内侧的平面图。
图8是图7所示的引线的剖面图。
图9是说明在图4所示的主板内侧内引线交叉的区域的基本部分的剖面图。
图10是用于解释图4中所示的主板下表面的平面图。
图11是说明图4中所示的子板的上表面的平面图。
图12是图11中所示的子板的基本部分的剖面图。
图13是说明归因于串扰的噪音产生区的说明性示图。
图14是说明归因于串扰和反射的噪音产生区的说明性示图。
图15是说明归因于串扰和反射的噪音产生区的说明性示图。
图16是用于解释归因于反射的噪音产生区的说明性示图。
图17是用于解释归因于反射的噪音产生区的说明性示图。
图18是说明当对相同的晶片进行三次探针检查时第二探针检查和第三探针检查的产量差的说明性示图。
图19是说明被确定为故障的芯片区产生率的说明性示图，当对晶片薄层实施了探针检查时，因为它导致探针卡中提供的引线中产生噪音。
图20是说明对多个晶片已实施探针检查时的结果的说明性示图。
图21是说明对多个晶片已实施探针检查时的结果的说明性示图。
图22是说明通过探针尖端的一次接触对其实施行探针检查的芯片区布置的平面图。
图23是说明在作为检查目标的晶片主表面处芯片区布置和对其同时实施探针检查的两个芯片区组合的平面图。
图24是说明通过探针尖端的一次接触对其实施探针检查的芯片区布置的平面图。
图25是说明在作为检查目标的晶片主表面处芯片区布置和同时对其实施探针检查的两个芯片区组合的平面图。
具体实施例方式
在本发明的详细描述之前，下面将描述在本申请中使用的技术术语的意思。
晶片意指单硅衬底(一般，几乎是平坦圆盘形)、SOI(绝缘体上的硅)衬底、蓝宝石衬底、玻璃衬底、其他绝缘体、非绝缘体或半导体衬底等或这些衬底的复合衬底。而且，本申请中的半导体集成电路器件不仅包括在半导体或绝缘体衬底如硅晶片和蓝宝石衬底等上方形成的那些器件，而且包括除了清楚地指定的情况之外在TFT(薄膜晶体管)和其他绝缘体衬底如与STN(超扭曲向列型)液晶一样的玻璃上方形成的那些器件。
器件表面意指晶片的主表面，且还指通过光刻工艺在其上方形成有对应于多个芯片区的器件图形的表面。
探针尖端或仅仅尖端意指包括与探针尖端一样传统地形成的端点的物体，以及接触端包括与尖端一样较窄地形成的端点，接触端包括锥体端点和以其他形状形成的凸块电极。
探针检查意指使用探针器对已完成了晶片工艺的晶片进行电测试，其中通过将探针尖端的端点施加到芯片区的主表面上形成的电极执行半导体集成电路的电检查。为了决定良好/非良好产品通过实施功能测试执行该探针检查，以检查器件操作是否完成预定的功能以及DC操作性能和AC操作性能的测试。该探针检查与分割为每个芯片之后(或封装完成之后)进行的选择测试(最终测试)相区别。
测试器(测试系统)意指用于通过产生信号如预定电压和标准定时对半导体集成电路进行电检查的器件。
测试头意指电连接到测试器以接收从测试器传送的电压和信号、以产生信号，如电压和详细定时信号，到半导体集成电路并通过弹簧针发送这种信号到之后描述的性能板的器件。
性能板意指通过弹簧针电连接到测试头以发送从测试头传送的电压和信号到之后描述的接触环的板。而且，在某些情况下，性能板设置有之后描述的OSC电路，X′tal电路、旁路电路以及AD/DA电路，以便产生通过测试器不能产生的信号并发送这种信号到接触环。
OSC(振荡器系统时钟)电路意指用于产生基准时钟以操作CPU(中央处理单元)和外围功能的系统时钟产生电路。当系统时钟输入到器件时，该系统时钟在具有几十位计数器的器件内分频。分频的时钟用作嵌入外围�？榈哪诓渴敝�。
X′tal电路意指主要用于时钟的计时器的时钟产生电路。当用于时钟(例如，32.768kHz和38.4kHz)的计时器时钟输入到器件时，该时钟在具有几位计数器的器件中分开且分开的时钟用作用于计时器时钟的时基操作时钟。
旁路电路意指用于消除电源噪声的电路。该电路利用电解质电容器和陶瓷电容器消除高频噪声和低频噪声。
AD/DA电路意指用于将模拟信号转变为数字信号以及也将数字信号转变为模拟信号的电路。
接触环意指通过弹簧针与之后描述的性能板和探针卡电连接的器件，以便将从性能板传送的信号发送到之后描述的探针卡。
探针卡意指通过弹簧针电连接到接触环且包括要与作为检查目标的晶片和多层电路板接触的探针尖端的结构。该结构发送从接触环发送的信号到目标晶片。而且，在某些情况下，该结构设置有OSC电路、X′tal电路、旁路电路和AD/DA电路等，以产生通过测试器不能产生的信号以及也发送这些信号到作为检查目标的晶片。
探针器意指包括接触环、探针卡以及样品支承系统的检查器体，样品支承系统包括其上放置晶片的晶片台。
在需要时以多个部分或断面单元分开地描述优选实施例。但是，除非另外清楚地描述，这些是彼此相关的。即，一种与其他种的改进、细节以及补充描述的所有例子的部分或全部相关。
而且，在下列实施例中当描述涉及单元的数目(包括片、数值、数量以及范围等)时，这种单元数决不限于具体的数目，除非另外清楚地描述且仅限于具体的数目。即，这种数目可以大于或小于具体的数目。
此外，在下列实施例中，结构的单元(包括单元步骤等)并不总是必要的，除非另外清楚地描述且在原理上认为是必要的。
类似地，当在下列实施例中描述了结构的单元和位置关系的形状时，应该包括基本上接近或类似于这种形状等的那些单元和位置关系，除非另外清楚地描述为不同以及在原理上清楚地认为不同。这也适用于上述数值和范围。
此外，在用于描述本发明的优选实施例的全部图中，具有相同功能的单元指定用相同的参考标记且不再重复相同的描述。
而且，为本发明的优选实施例而准备的图即使当它是平面图时，有时部分地画阴影线，以使附图的观察更容易。
下面将参考附图详细描述本发明的优选实施例。
图1是说明在本发明的实施例中的探针检查工艺中使用的测试器和夹具结构以及测试信号的流程的说明性示图。而且，图2是夹具中包括的性能板的基本部分的平面图。如图1所示，该夹具由测试头2、性能板3、接触环4、探针卡5和晶片台6形成。在探针器7内容纳了部分接触环4、探针卡5和晶片台6。
测试头2与测试器1电连接。而且，测试头2设置有用于以朝性能板3提供的端点与其中提供的电路电连接的多个弹簧针8。由于该弹簧针8的端部连接到性能板3中提供的连接焊盘9，因此测试头2和性能板3可以电连接。
接触环4设置有用于与其中提供的电路电连接的多个弹簧针10和多个弹簧针11。而且，弹簧针10的端点指向着性能板3，而弹簧针11的端点指向着探针器7内的探针卡5。通过连接多个弹簧针10的端点到连接焊盘12可以电连接接触环4和性能板3，连接焊盘12是在相对性能板3内的连接焊盘9更内侧中提供。而且，通过连接多个弹簧针11的端点到探针卡5中提供的连接焊盘，可以电连接接触环4和探针卡5。此外，连接焊盘12通过性能板3内形成的电路电连接到连接焊盘9。
探针卡5由之后描述的主板和子板形成且设置有与晶片14相对的多个探针尖端(接触端)，晶片14作为放置在晶片台6上方的检查目标。多个探针尖端15通过探针卡5中包括的预定电路电连接到接触环4。晶片14在其主表面被分割为多个芯片区，以及在每个芯片区形成半导体集成电路和电连接到这种半导体集成电路的多个焊盘(第一电极(未图示))。当多个探针尖端15与这些焊盘接触时，在晶片14内形成的测试器1、测试头2、性能板3、接触环4、探针卡5以及半导体集成电路被电连接，且通过发送检查信号到这种半导体集成电路可以进行探针检查。
图3是说明直到通过探针器7中的传送把探针卡5装载到接触环4的工序的说明性示图。在探针卡5上方提供了电子元件，以形成用于电连接多个探针尖端15和接触环4以及区域16的电路，区域16具有用于配置引线的圆形平坦平面。在实施例的该断面图中，该区域16被规定为直径D和高度H。规定直径D，以便从接触环4伸出的弹簧针(连接装置)配置在平面内待连接的连接焊盘17的布置的内侧处。高度H被规定为当探针卡5在探针器7中传送时足以使探针卡5不能自动传送其直到接触环4的装载位置的尺寸，因为区域16内配置的电子元件和引线与形成探针器7的部件碰撞。
如图4和图5所示，探针卡5由主板(第一板)18和布置在主板18的主表面上的子板(第二板)19形成。图4是探针卡5的平面图，而图5是沿图4中的线A-A的剖面图。
而且，除图4和图5之外，如图6所示，在主板18的主表面上方提供从外圆周配置连接焊盘17的外圆周焊盘区(五个区域)20、用于与主板18的背表面安装的探针尖端电连接而配置焊盘21的内圆周焊盘区(第四区)22以及电连接到地电位的地电位区(第三区)。图6是说明主板18的主表面的平面图。连接焊盘17和焊盘21通过主板18内提供的引线在预定的区域中互相连接。
子板19在平面中配置在内圆周焊盘区22的更内侧中并由连接到地电位区23的多个金属柱24从背表面支承。柱24与形成在子板19的上表面、下表面上方以及内部内的引线中的地电位引线电连接。提供到主板18的焊盘21中的预定焊盘通过跳线(第一引线)25与子板19的上表面上方配置的焊盘(在图4和图5中未图示)电连接。
在该实施例中，在子板19上方提供用于检查的电路(第一电路)如OSC电路、X′tal电路、旁路电路以及AD/DA电路。用于检查的电路由固定在子板19的上表面(主表面)上方的电子元件如继电器26，27、电容器28、晶体控制振荡器29以及IC30形成。在该实施例中，选择的这些电子元件的外部尺寸应该尽可能�。咛宓卦母叨嚷阌糜谛纬捎糜诩觳榈牡缏沸枰谋匦栊阅�。
在子板19上方固定了多个插槽31，用于与子板19的上表面(主表面)、下表面和内侧上方形成的预定引线电连接。电子元件被装载到相应的插槽31，并且还可以通过插槽31的端子(第一端子)和电子元件的导线端子(第二端子)之间的接触装载到子板19。通过引入使用插槽31将电子元件装载到子板19的结构，即使在电子元件中发生故障，也可以容易地实现用新的电子元件替换。
继电器26，27配置在沿子板19的上表面的外圆周的线上。而且，如上所述，从满足形成用于检查的电路需要的特性的那些继电器选择外部尺寸尽可能小的继电器作为继电器26，27。因此，由于可以避免继电器26，27的拥挤布置，所以可以容易地释放从继电器26，27产生的热量。而且，由于用主板18上方的柱子24支承子板19，因此通过继电器26，27产生的热量可以通过子板19下方提供的空间释放。由于由继电器26，27产生的热量可以被容易地释放，因此继电器26，27可以在操作保证温度(例如，约20℃至60℃)下操作。亦即，可以防止由于温度上升的继电器26，27的有缺陷的操作。此外，由于通过释放从继电器26，27产生的热量可以降低包括继电器26，27的电子元件上施加的热负载，因此这些电子元件的操作中的预期寿命可以延长。
跳线25连接到焊盘，焊盘配置在子板19的上表面中配置继电器26，27的区域的外侧的区域中。而且，连接到跳线25的子板19的上表面上方的焊盘选择为尽可能远离接近连接到跳线25的焊盘21配置的那些焊盘。因此，跳线25的长度可以设置得尽可能短。因此，可以防止例如归因于反射等的噪音混入通过跳线25传送的信号中。而且，如上所述，由于子板19配置在平面中的内圆周焊盘区22的内侧中，因此可以更容易装载跳线25。
当在探针卡5的上部件上方。例如在性能板3上方，提供用于检查的电路时，因为晶片14上方形成的半导体集成电路的组装密度和电路的操作速率增加，假设产生下列问题。亦即，当例如从测试头2发送的信号流到接近时钟发生器如OSC电路和X′tal电路时，产生归因于串扰的噪音，妨碍正常时钟(信号波形)的产生。至于已接收包括噪音的信号的作为检查目标的半导体集成电路，假设可能发生有缺陷的操作，导致精确的探针检查变得不可能的问题。因为该原因，优选用于检查的电路提供到尽可能接近检查目标的晶片14的位置，即探针卡5。
图7是用于描述主板18的内部结构的平面图。图8是主板18内配置的引线的剖面图。图9是表明在主板18的内侧中图8所示的引线交叉的区域的基本部分的剖面图。
如图7所示，连接焊盘17和焊盘21通过嵌入主板18内的引线(第五引线)32在预定的区域中电连接。如图8所示，就引线32而言，为了绝缘用聚酰亚胺树脂膜34覆盖均匀直径的铜引线33而且用粘合剂35涂敷聚酰亚胺树脂膜的周围。可以通过使用计算机控制的布线机在由玻璃-织布-环氧树脂或聚酰亚胺形成的基材(参考图9)上方的预定图形中铺设多个引线32且此后用由例如玻璃-织布-环氧树脂形成的聚酯胶片37覆盖其上方铺设了多个引线32的基材36的工艺，形成其中嵌入这种引线32的主板18。在使用这种引线32电连接预定的连接焊盘17和焊盘21的情况下，多个引线32可以在主板18内自由地交叉。因此，可以减小引线32的长度。由此，在引线32上不再容易地产生归因于串扰和反射的噪音。此外，由于铜引线33具有均匀的直径且提供稳定的特性阻抗，因此引线32在电特性的理论值和实际的测量值中可以容易地实现匹配，且也能传送精确的检查信号。而且，由于多个引线32可以在主板18内自由地交叉，因此考虑到信号周期引线可以以相等长度铺设。结果，当该实施例中的探针卡5同时传送检查信号至作为检查目标的晶片14上方形成的多个芯片区时，可以减小芯片区之间的检查信号的到达时间差。由此，可以防止基于检查信号的到达延迟非良好(有缺陷的)芯片的决定。
图10是用于描述主板18的下表面的平面图。如图10所示，该实施例中的探针卡5通过例如同时使多个探针尖端15与两个芯片区接触进行探针检查。每个探针尖端15从用于与如上所述的焊盘21(参考图6和图7)电连接的内圆周焊盘区22引出。而且，在探针检查的时候，每个探针尖端15的端点配置为与相应的芯片区中形成的焊盘相对。
图11是用于描述子板19的上表面的平面图。而且，图12是子板19的基本部分的剖面图。
该实施例中的子板19是通过交替地层叠绝缘层39和电路板40至49形成的内建电路板。在子板19的上表面上方，在配置了继电器26，27(图11中未图示)的区域(第一区域)的外侧的区域(第二区域)中配置焊盘50。在焊盘50上方，连接跳线25(图11中未图示)。在子板19的上表面上方，在配置了焊盘50的区域的内侧的区域中配置的焊盘50和焊盘51通过作为最上层的布线层49在相应的布线层49之间电连接。而且，在子板19内提供通孔52以及布线层被电连接以及焊盘50，51也通过填充通孔52的导电材料电连接到布线层40至49。此外，在该实施例中，布线层44与柱子24(参考图5)和地电位区23电连接并设为地电位，而布线层45用来提供电源电压到继电器26，27，布线层41至43以及布线层46至48用来传送检查信号，布线层40，49用于电连接子板19的上下表面处的焊盘。
在该实施例中，在相应的焊盘50和焊盘51之间预先形成在子板19的表面上方形成的最上层的布线层49，且不希望的布线层(第四引线)49通过例如使用切割机将其切断来选择电连接到焊盘50、布线层和探针尖端15的焊盘51。由此，仅仅一种子板19可以用于多种半导体集成电路的探针检查。
由于形成包括用于检查的电路如OSC电路、X′tal电路、旁路电路以及AD/DA电路的电路的引线(布线层)可以通过形成包括检查电路的各种电路以与预定距离(第一距离)一样的距离隔开，该检查电路使用对其形成布线层40至49的子板19，因此可以防止归因于由引线(布线层)的拥挤布置产生的串扰和反射的噪音的产生。此外，连接到布线层之间的地电位的布线层44的配置使得难于产生噪音。
其间，在该实施例中不使用子板19形成探针卡5的情况下，在主板18的上表面上方安装电子元件如继电器26，27、电容器28、晶体控制振荡器29和IC30(参考图4和图5)，并且将通过与这些电子元件的连接形成各种电路的引线配置在主板18的上方。因此，引线是拥挤的且并行延伸，导致在引线中可能发生基于串扰和反射的噪音问题。这里，图13是说明归因于串扰的噪音产生区的说明性示图，而图14和图15是说明归因于串扰和反射的噪音产生区的说明性示图。当引线是拥挤的且并行延伸时，当任意地址总线(信号A至D)从高电平(5V)变为低电平(0V)时，在保持高电平的数据总线(信号E)中产生噪音，如图13至15所示。该噪音被称作串扰噪声。如果产生归因于串扰的噪音，可以假定发生了探针检查的精确度可能降低的问题。而且，当检查信号的频率变高时，例如当时钟从20MHz(周期50ns)上升到40MHz(周期25ns)时，如图14和图15所示，确定点之间的间隔减窄至一半。在由确定点中的P表示位置之后数据总线立刻改变。但是，因为在该改变之前容易立即产生由于反射的噪音，因此在由P表示的位置处测量定时的容限损失了，导致探针检查的精确度可能降低的问题。这里，图16和图17是用于描述归因于反射的噪音产生位置的说明性示图。图16表示使用不利用该实施例的子板19形成的探针卡5的探针检查结果，而图17表示使用本实施例的探针卡5的探针检查的结果。如图16和图17所示，当使用不利用子板19形成的探针卡5进行探针检查时，不能获得由R表示的部分的数据。由于归因于反射的噪音影响发生该条件。而且，由于在主板18上方的区域中可以配置电子元件和引线的区域受到限制，如果作为探针检查目标的半导体集成电路器件的功能多样化、引线数目增加，那么引线更拥挤，且由此在引线上可以容易地产生噪音。即，可以假定为发生探针卡5不能适合于作为探针检查目标的半导体集成电路器件的功能多样化的问题。另一方面，根据该实施例，由于可以尽可能短的设置用于电连接主板18和子板19的跳线25和嵌入主板18的引线32，以及子板19中包括的布线层40至49之间的间隔可以与如上所述的预定距离一样长的隔开，因此可以防止在引线上产生归因于串扰和反射的噪音。此外，由于可以用子板19的表面内和上方形成的布线层40至49形成各种电路，因此可以显著地减小探针卡5中配置的引线数目以及可以防止拥挤的引线布置。由此，也可以防止在引线上产生归因于串扰和反射的噪音。即，即使当作为探针检查目标的半导体集成电路器件的功能多样化时，不增加引线数目也可以实现这种功能。而且，根据该实施例，由于可以防止在引线上产生归因于反射的噪音，因此即使当检查信号的频率变高时也可以防止探针检查的精确度降低。
此外，当不使用该实施例的子板19形成探针卡时，由于在主板18上方限制可以配置电子元件和引线的区域，因此这种电子元件和引线在布置上很拥挤。而且，由于电子元件和引线必须布置在限制区内，因此通过在上面方向层叠配置不能配置在限制区内的电子元件和引线。因此，从电子元件和引线产生的热量不能容易地释放，以及因为电子元件的温度，具体假定发生继电器的温度上升，所以很可能发生缺陷操作的问题。此外，由于从电子元件和引线产生的热量不能容易地释放，因此假定发生电子元件的预期工作寿命很可能减小的问题。而且，由于在上面方向层叠电子元件和引线且由此探针卡5的高度变高，因此可以假定发生探针卡5自动传送到探针器7中、自动传送其至探针器7的外侧以及探针卡5自动装载到接触环4或从接触环4自动卸载变得不可能的问题。其间，根据该实施例，在探针卡5上方配置的引线数目可以显著地减�。约巴ü缟纤鲇迷谧影�19的内部和在表面上方形成的布线层40至49形成各种电路沿子板19的上表面的外圆周的线上布置继电器26，27(参考图4)。因此，由于可以避免电子元件和引线的拥挤布置，从电子元件和引线产生的热量可以容易地释放。此外，由于子板19由柱子24支承在主板18上方，因此从电子元件和引线产生的热量可以从子板19下方的空间释放。由此，可以实现电子元件的缺陷操作和长操作寿命。而且，由于从满足形成检查电路需要特性的那些电子元件选择其外部尺寸�。咛迨歉叨瘸叽缧〉牡缱釉虼丝梢苑乐固秸肟�5高度增加。因此，可以实现探针卡5自动传送到探针器7中、其自动传送至探针器7的外侧以及探针卡5自动装载到接触环4或从接触环4自动卸载。
而且，当不使用该实施例的子板19形成探针卡5时，可以假定发生一个问题，其中如果由于用于在主板18上方安装电子元件和引线的焊料氧化，电子元件和引线移位或脱离主板18，由于在主板18上方电子元件和引线的配置是拥挤的，因此修复很可能变得困难。此外，由于电子元件和引线的拥挤布置，因此当使用焊料淀积电子元件时，当在这种电子元件中产生故障时，可以假定发生元件的替换很可能变得困难的问题。而且，由于主板18上方的引线数目变大，因此可以假定发生一种问题，其中引线很可能错误地连接到焊盘21，并且在引线的断开没有被探测的同时探针卡很可能传递。其间，由于在该实施例中由嵌入主板18的引线32和子板19的内部和表面上方形成的布线层40至49形成包括检查电路的各种电路，因此可以很大程度的减小探针卡5上方配置的引线数目以及也可以消除引线的拥挤布置。由此，即使电子元件和引线移位和脱离探针卡5，也可以容易地进行修复。此外，在该实施例中，由于使用插座将电子器件安装到探针卡5(子板19)，如果在这种电子元件中发生故障，那么有关的电子元件可以容易地代替。此外，根据该实施例，由于探针卡5上方配置的引线数目可以显著地减�。虼丝梢苑乐挂叽砦蟮亓拥胶概�21以及在尚未探测引线断开的同时传递探针卡。而且，根据该实施例，由于可以特别地减小探针卡5上方配置的引线数目，因此可以缩短探针卡5的制造周期。即，可以缩短探针卡5的交货周期。此外，通过显著地减小探针卡5上方配置的引线数目可以降低该实施例的探针卡5的制造成本。
图18图示了当对同样的晶片14(参考图1)进行三次探针检查时第二探针检查和第三探针检查的产量差，示出了当使用该实施例的探针卡5(下面，称为条件A)时和使用不利用该实施例的子板19形成的探针卡5(下面，称为条件B)时获得的结果。如图18所示，在条件B下作为样品的2347个晶片14的第二探针检查和第三探针检查的产量差的平均值约为2.69％，而在条件A下作为样品的2494个晶片14的平均值约为1.48％，表示增加了约1.21％。即，这些平均值的差暗示可以使用该实施例的探针卡5提高探针检查的产量。
图19图示了当对晶片14(参考图1)进行探针检查时基于提供到探针卡5的引线上产生的噪音(归因于串扰或反射的噪音)确定为缺陷区的芯片区的产生率，示出了条件A和B下各自的结果。如图19图示，在条件B下作为样品的2347个晶片14中因为噪音被确定为缺陷区的芯片区的产生率的平均值约0.73％，而在条件A下作为样品的2494个晶片的平均值约0.48％，表示提高了约0.25％。即，这些平均值的差暗示使用该实施例的探针卡5可以减小探针卡5中提供的引线上产生的噪音。
图20和图21图示了对其上形成一种半导体集成电路的多个晶片进行的探针检查的结果，该半导体集成电路不同于作为图18和图19所示的探针检查目标的晶片14上形成的电路，分别表明了条件A和B下各自的结果。根据图20所示的结果，在条件B下作为样品的3281个晶片中探针检查的产量的平均值约91.98％，而在条件A下作为样品的1654个晶片的平均值约94.11％，表示提高了约2.13％。而且，根据图21所示的结果，在条件B下作为样品的4103个晶片中探针检查的产量的平均值约91.26％，而在条件A下作为样品的4768个晶片的平均值约93.44％，表明提高了约2.51％。即，这些平均值的差暗示使用该实施例的探针卡5可以提高探针检查的产量。
在如上所述的探针卡5中，如图22所示，配置探针尖端15(参考图1)以通过其单次接触操作与沿探针卡5的操作方向(第一方向)提供的用于探针检查的两个相邻的芯片区CHP接触。而且，图23图示了在作为检查目标的晶片14(参考图1)的主表面上方的芯片区CHP的布置，探针卡5的操作方向以及同时进行探针检查的两个芯片区CHP的组合。由阴影区域表示的组合或没有任何阴影区域的组合表示了作为两个芯片区CHP的组合。例如，当在晶片14内分割232个芯片区CHP时，通过探针尖端15与晶片14的116次接触对所有芯片区CHP的探针检查，可以实现如上所述的芯片区CHP的选择。
这里，当探针尖端15仅用其一次接触操作能与在对角线延伸的方向中提供的用于探针检查的两个相邻的芯片区CHP接触时，如图22所示，采用图15中所示的晶片14的主表面上方的芯片区CHP的布置、探针卡5的操作方向，以及对其同时进行探针检查的两个芯片区CHP的组合。即使在图25中，作为两个芯片区CHP的组合，可以引入由阴影区域表示的组合或没有任何阴影区域的组合。当如上所述选择芯片区CHP时，不能选择两个芯片区CHP，以及在某些情况下仅选择一个芯片区CHP。在此情况下，通过与实际上不存在的虚拟芯片区DCHP结合进行探针检查。在图25中，用虚线表示虚拟芯片区DCHP。当在晶片14内分割232个芯片区CHP时，可以通过使探针尖端15与晶片14接触128次对所有芯片区CHP实施探针检查。在此情况下，与由图22和图23表示的该实施例相比增加了探针尖端15与晶片14的接触次数。即，根据该实施例，由于可以减小探针尖端15与晶片14的接触次数，因此可以缩短探针检查需要的时间。
上面基于本发明的优选实施例实际地描述了本发明。但是，本发明不限于此且在不脱离其主旨的范围内允许各种改变或改进。
例如，在该实施例中，子板配置在主板上方且形成探针卡，但是在用类似于用于在主板上方配置子板的装置在子板上方配置结构和功能类似于子板衬底的一个或多个衬底以及此后形成探针卡也是可能的。
而且，在该实施例中，在具有金属柱子的主板上方配置子板，并在其后形成探针卡，但是子板形成为弧形子板并且一个或多个子板配置在主板上方以便使对应于弧形子板的弦的部分与主板接触也是可能的。
本发明的半导体集成电路器件的制造方法可以广泛地适用于晶片上形成的半导体集成电路的探针检查。
权利要求
1.一种半导体集成电路器件的制造方法，包括以下步骤(a)准备其中分割多个芯片区的半导体晶片，在多个芯片区中的每个区域上方形成半导体集成电路，以及在主表面上方形成用于与所述半导体集成电路电连接的多个第一电极；(b)准备第一板、第二板以及探针卡，所述第一板设置有用于与所述第一电极接触的多个接触端，所述第二板安装在所述第一板上方，以形成用于与所述接触端电连接的多个布线层，以及所述探针卡安装在所述第二板的主表面上方，设置有多个电子元件，以形成用于与测试器电连接的第一电路，且通过多个第一引线与所述第一和第二板电连接；以及(c)通过使所述接触端的端点与所述第一电极接触，对所述的半导体集成电路进行电检查。
2.根据权利要求1的半导体集成电路的制造方法，其中通过使所述接触端的所述端点与多个芯片区中的多个第一芯片区中包括的所述第一电极接触执行所述步骤(c)。
3.根据权利要求2的半导体集成电路的制造方法，其中所述第一芯片区是所述的两个芯片区且沿其中在所述步骤(c)中所述探针卡操作的第一方向邻近地配置。
4.根据权利要求1的半导体集成电路器件的制造方法，其中第五引线形成为嵌入所述第一板的引线，用于与所述接触端电连接。(i)其中所述第五引线包括导电层和绝缘层，以及(ii)其中所述导电层覆有所述绝缘层。
5.根据权利要求1的半导体集成电路的制造方法，其中所述第二板内的所述布线层以预定的第一距离的间隔分开地配置。
6.根据权利要求1的半导体集成电路器件的制造方法，其中所述电子元件包括多个继电器，以及其中所述继电器沿所述第二板的所述主表面的外圆周成一条线布置。
7.根据权利要求6的半导体集成电路器件的制造方法，其中所述第一引线连接到所述第一区域的外圆周中的所述第二区域，其中所述继电器配置在所述第二板的所述主表面中。
8.根据权利要求1的半导体集成电路器件的制造方法，其中多个插座位于所述第二板的所述主表面上方，所述多个插座电连接到所述第一电路且所述电子元件装载到所述多个插座，以及其中通过使所述插座的第一端与所述电子元件的第二端接触，使所述插座与所述电子元件电连接。
9.根据权利要求1的半导体集成电路器件的制造方法，其中所述第一板的所述主表面包括(i)电连接地电位的第三区域；(ii)围绕所述第三区域且连接到用于使所述第一板与第二板电连接的多个第三引线的第四区域；以及(iii)围绕所述第四区域且连接到用于使所述探针卡与所述测试器电连接的连接装置的第五区域；以及其中所述第二板配置在平面中所述的第三区域内。
10.根据权利要求1的半导体集成电路器件的制造方法，其中在所述第二板的所述主表面上方和所述第二板内形成布线层，以及其中通过切割所述第二板的所述主表面的所述布线层中包括的多个引线中预定的第四引线，选择用于所述电子元件的电连接的所述布线层或所述引线。
全文摘要
探针卡由主板和主板的主表面上方配置的子板形成。子板配置在平面中的内圆周焊盘区的内侧中。继电器布置在沿子板的上表面的外圆周的线中。电子元件如继电器、电容器、晶体控制振荡器和IC选自尽可能减小尺寸的那些元件。用于检查的电路由子板上方提供的电子元件和子板内的布线层形成。结果，可以提高探针卡的产量。
文档编号G01R31/28GK1638082SQ20041010449
公开日2005年7月13日 申请日期2004年12月23日 优先权日2003年12月24日
发明者佐藤匡史 申请人:株式会社瑞萨科技
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
