专利名称：超精细过采样方法和装置的制作方法
技术领域：
本发明涉及数字数据获取装置例如逻辑分析器，更具体来说涉及对输入信号使用异步过采样的方法和装置。
背景技术：
逻辑分析器是一种允许用户从大量的逻辑信号例如所有和微处理器相联系的地址、数据和控制信号中获取并分析数字数据的数字数据获取装置。把每一个逻辑信号比作一个逻辑阈值或多个阈值并且产生两个逻辑状态，高或低，1或0，真或假中的一个。可以监测这些信号组的状态，以便分析测试状态下的电路或装置的工作状态。
使分析中的逻辑信号状态成为二进制形式的时间由时钟信号来确定。如果时钟信号是由逻辑分析器所产生并且独立于测试状态下的系统，则这种获取称为“异步”。如果时钟信号从测试状态下的系统产生以便与该系统中一部分活动有预先确定的时间关系，则这种获取称为“同步”。
在1996年6月11日授予Sauerwein等人的美国专利No.5526286“过采样逻辑分析器”中披露了一种数字过采样系统，在这里通过引用将其全部包含在本文中。在披露的过采样逻辑分析器中，所有的数据和时钟输入信号使用数字快进慢出获取电路(FISO)以高速异步获取方式获得，这个电路在一个内部系统时钟每个周期内产生多个并行的高速数据样值。使用的采样间隔时间比采样装置的建立和保持时间长一些。因此，产生的样值没有变化并且统计上独立。在披露的过采样系统中，数据和时钟信号被采样，因而存在±1个采样间隔误差。举例来说，以125ps的采样间隔(8G HZ的采样频率)为例，对于这样一个系统来说，理论上最好的建立和保持规格是两个采样间隔或者250ps。然而，这种建立和保持规格由于采样位置错误、刻度错误、随机的噪音和其它噪音源而进一步降低，因此，在大概500ps的采样间隔范围内产生有用的测量值。
发明内容
现有技术中存在的这些和别的缺陷在本发明的数字数据流的过采样方法和装置中得到了解决。本发明使用接近系统噪音下限的标称采样时间分辨率和接近使用的采样器的建立和保持时间的最小脉冲宽度捕获。
尤其是，本发明的超精细过采样器(HFO)以超过保证单调采样(monotonicsampling)并且进一步超过为相邻的采样器提供非重叠建立和保持窗口的采样率对数字数据信号采样。这种超精细过采样器通过一种统计处理过程或者一种过滤方法而得到补偿，在这个过程或方法中利用相邻样值的加权值的和来确定每一个采样值的逻辑状态。
通过随后的参考附图的详述，可以容易的理解本发明的教导，附图中图1描绘根据本发明的实施例的逻辑分析器的高级方块图；图2描绘适于在图1的系统100中使用的采样器的高级方块图；图3描绘适于在图2的采样器中使用的过滤器的高级方块图；图4描绘有助于理解本发明的图形表示。
为了便于理解，使用同一标号来标识在附图中共同出现的相同部件。
具体实施例方式
主要在逻辑分析器(LA)的范围内描述本发明。然而，本领域的技术人员应理解，本发明可以有利地应用于单通道或者多通道信号测量或分析装置中，例如数字存储示波器(DSO)中，其中一个或多个数字输入信号被定期采样以确定逻辑电平随时间的变化。
本发明提供了一种以很小的建立和保持应用为目标的对数字数据采样的装置和方法。本发明对具有接近系统噪音下限(例如10ps的倍数)的标称采样时间分辨率和接近采样器的建立和保持时间SU&H(例如100ps)的最小脉冲宽度捕获的数字数据流进行采样。可选地，包括允许在获取的最小脉冲宽度和抗扰度参数之间进行折衷的可选择参数。
一般来说，本发明的超精细过采样器(HFO)通过增加采样率超过在噪音环境中单调采样所施加的限制而提供提高的时间分辨率。HFO采样器不提供输入信号的简单采样记录，尽管这些记录由于采样的密度而信息丰富。为了恢复获取信号的精确表示，消除了相对噪音采样处理过程的高频成分。通过引入数字低通滤波器来基本上实时地完成该消除过程。如本文中所述，通过将采样噪音降低例如两倍，来实现大概20ps的平均采样分辨率。20ps的限制是基于当前互补性金属氧化物半导体(CMOS)工艺技术。因此，工艺技术的进步和其它有前途的技术的采用将使本发明能够把采样时间分辨率降低到20ps以下。
图1描绘根据本发明的实施例的信号获取系统100的一部分的高级方块图。尤其是，每一个探测器1101到110N(统称为110)为各自的比较器120分别提供了被测试信号(SUT1-SUTN)。每一个比较器1201到120N(统称为120)将各自的值SUT和阈值电压值VTH相比较以产生带有表示低逻辑状态的第一电压值和表示高逻辑状态的第二电压值。
多个采样器1301到130N(统称为采样器130)中的每一个从各自的比较器120中接收输出信号SUT′。每一个采样器1301根据时钟信号CLK采样并过滤各自的接收信号SUT′，从而产生各自的采样输出流OUT。每一个输出流OUT1到OUTN(统称为OUT)连接到获取单元140中。获取单元140包含存储器和适合于接收并处理由采样器130所提供的样值流OUT的其它电路。在本发明的上下文内，最好以超精细过采样器(HFOs)的形式来实现采样器130，这些内容将在下面进行更详尽的描述。
时基150用来向采样器130提供时钟信号CLK。控制和显示电路160产生电压阈值信号VTH，控制时基150并和获取单元140互相作用，并且向图1的逻辑分析器100提供输入处理、输出/显示处理和控制处理。本领域普通的技术人员应当理解，为了避免读者对本发明的注意力转移，在本发明中省略了实现逻辑分析器的已知部分。
图2描绘适合于图1中的系统100的采样器的高级方块图。尤其是，图2描绘适于实现图1中的系统100的一个或多个采样器130的超精细过采样器(HFO)200的高级方块图。图2的采样器200接收输入信号SUT′和时钟信号CLK。采样器200采样并过滤输入信号SUT′来产生采样输出流OUT。
采样器200包括多个延迟单元2101到21063(统称为延迟单元210)，多个快进慢出获取电路2201到22064(统称为FISO220)，多个过滤�？�2301到23064(统称为过滤�？�230)和采样组合器240。图2中描绘的采样器200包括64个处理级，每一级包括相应的FISO220和FM230。此外，每一级以定时交错方式计时，因此，在图2的实施例中，加到每一级的时钟信号相对于相邻级以时钟信号CLK周期的1/64的时间偏移。本领域的技术人员应理解，在本发明的上下文中，可以使用更多级或更少级。因而，图2中描述的64级只是用举例说明本发明，并不是将本发明限制为64级的实施例。
把时钟信号CLK提供给第一FISO2201和第一延迟单元2101，其依次将在时间上延迟了输入时钟信号CLK周期的1/64的时钟信号CLK1提供给第二FISO2202和第二延迟单元2102(等等，直到最后FISO22064和最后延迟单元21063)。因而，延迟单元2101到21063以级联方式排列，如此每一个延迟单元2101到21063产生相应的时钟信号，这个信号相对于之前的信号在时间上延迟一个延迟周期。每一个原始(CLK)信号和延迟(CLK1到CLK63)信号提供给相应的FISO220。本领域的技术人员应当理解，虽然延迟单元2101到21063被描述成级联系列的延迟单元，但是可以实现单一时间控制器来提供适于本发明的相位交错时钟信号。
一个具体实施例中的快进慢出电路(FISO)220与Saxe等人的美国专利No.5144525中描述的FISO相似，该专利名称为“包含高速定时产生器的模拟获取系统”，在这里以引用的方式全部包含在本文中。简单地说，525｀专利披露了一个模拟获取系统，其包括捕获及存储模拟总线上的信号的模拟捕获单元阵列。阵列中的每个捕获单元可以被顺序地选择在连续的采样时间内对信号进行采样。选择逻辑存储阵列的一行的计时由一个低速移位寄存器提供，在逻辑存储阵列的一行中选择一个捕获单元的计时由一个高速带分接头的延迟线提供。提供的附加电路用来控制带分接头的延迟线的延迟，使得总的延迟和低速移位寄存器从一行传送到另一行所花费的时间相等。在本发明的上下文中对｀525专利中的FISO作了一定的改进，其包括作为数字存储单元的触发器，而不是｀525专利中所描述的模拟数字存储单元。尤其是，本发明中的FISO最好是以Sauerwein等人的美国专利5,526,286所描述的方式实现，在这里以引用的方式将其全部包含在本文中。简单地说，在FISO电路220的当前实施例中，所述FISO根据过采样因子M进行彩样，该因子M具有在特定实现中示出的数值64(举例说明)。采样采样FISO 220的输出是和800M(举例说明)内部时钟CLK同步的64位并行高速数据样值。这种64位并行高速数据样值加到相应的过滤器�？�230的输入端。可以使用D型或者其它触发器阵列来实现FISO 220。
FISO电路220在每一个内部系统时钟的周期里分别产生多个并行高速数据样值。在图2的示例中，每一个FISO220在内部时钟的周期内产生64个并行高速数据样值流。出于讨论的目的，假定在100ps的建立和保持时间(SU&H)内获取全部64个样值，并且相邻样值的获取起点在时间上偏移19.53ps。因而，任一个样值的每一个建立和保持时间与三个时间在前的样值的建立和保持时间和三个时间上随后的样值的建立和保持时间交迭。现在将关于图4描述一个实例。
图4描述了一个有助于理解本发明的样值集的图形表示。尤其是，图4描述了多个样值(说明了64个样值系统中的20个样值)，分别表示为样值1，样值2—直到样值20。每一个样值各自具有与其相关的100ps的建立和保持(SU&H)时间。与每一个样值相关的SU&H的开始时间相对于相邻样值的相应开始时间偏移19.53ps。第十个样值(S10)以阴影来描述，表示第十个(S10)样值当前正经历过滤操作，该过滤集中于纠正第十个样值中的差错。三个在前的样值(S7，S8，S9)和三个随后的样值(S11，S12，S13)连同第10个样值用稍微轻一些的阴影表示，表示这些样值当前正在进行相同的过滤操作，尽管权重较低。也就是说，该HFO过滤器作为相邻样值的时间加权平均值实现。参照图4，应当注意，样值S7到S13的建立和保持时间至少部分交迭。因而，为了给中间样值S10提供统计结果，样值S7到S13的处理过程采用了加权方式。通过相应的过滤器对所描述的20个样值S1到S20中的每一个进行过滤，该过滤器将较高的权重提供给中间样值，而将较低的权重提供给多个周围样值的每一个(说明性的，在时间上三个采样在前和三个采样在后)。
参考图2，每一个过滤�？�230在每一个周期从各自的FISO 220中接收64个样值。每一个过滤�？�230包括多个(以64个为例)有限脉冲响应(FIR)过滤器，该过滤器执行预先确定的或者是可选择的过滤算法，例如矩形波串(box-car)过滤算法、加权过滤算法和类似算法。优选的过滤技术将参照图3在下面作详尽的描述。简言之，在本发明的一个实施例中，使用 或SINC过滤技术并且在不同的实施例中使用过滤系数的不同加权值。尽管可以使用更多或者更少的系数，但是将讨论具有5、7、9个系数的过滤器的实施例。
采样组合器240接收由每一个过滤�？�230所产生的64个过滤后样值流，组合不同的样值流来产生一个相应的输出流OUT。在一个实施例中，采样组合器240包括采样交错器，交错由过滤�？�230产生的相位交错后的过滤后样值流以提供一系列数据输出流OUT。在另一个实施例中，采样组合器240包括一个时间上按19.53ps(1250ps/64)分割的64个延迟部件的线性链。在任一情况下，串行数据输出流OUT描述了在输入信号SUT上的逻辑转变达到非常高的精确度。
本发明的采样器200使用频率为800MHZ(125)的系统时钟CLK和51.2GHZ(19.53ps采样时间)的有效周期采样速度。在这一采样速度的条件下，每一个FISO样值的示意性的100psSU&H与其前面的3个样值和其后的3个样值的时间交迭，并且在统计上不独立于其邻居。假定在相同的概率分布条件下，(合理简单的接近第一次序的实际概率分布)，如果一个样值是逻辑1的话，其后的样值也是1的情况只有85％的机会，而两个时间间隔之后的样值也是1的情况只有70％的机会。实际的概率分布可能是非一致的。
这种结构对于几个重大的误差是敏感的。首先，每一个过采样器的实现未必都能够将每个采样器置于正确的时间位置上，从而不时导致非单调的数据系列。第二个误差来自系统噪音。即使相邻的采样器按照时间顺序正确排序，每一个采样器经历稍微不同的噪音环境的影响。这种局部噪音敏感性将动态地偏移采样器的时间位置并可能导致短暂的时间颠倒。噪音可能是不同的采样器的内部噪音(例如由于所使用的制造技术)，或者是在由采样器处理之前噪音被传送给所测试的信号。第三个误差源是为了实现输入信号(SU&H)采样器需要的时间。每个采样器包括由于影响其SU&H窗口的本身结构和设置的偏差。此外，每一个采样器易受一个内部符号干扰的影响。一个包含逻辑1的采样器获取其后的逻辑0比获取另一个逻辑1花费的时间长。
由于上述错误的原因，在获取过程中带有绝对精度的实际采用的采样时间位置是未知的。在本发明的上下文中，首先以概率曲线来描述这个采样时间位置。给定样值的时间位置很可能接近其初次设计时间，但是在时间上移动该位置的可能性减少。硬件过滤器(即，FM230)针对这些二次影响并重建输入信号的精确表示。
图3描绘本发明的实施例的数字过滤器的高级方块图。尤其是，图3的过滤器300包括FIR过滤器，后者适合于实现多个子过滤器中的每一个，所述子过滤器形成图2中的每一个过滤�？�230。也就是说，图2中的每一个过滤�？�230包括64个过滤器，例如过滤器300，其中，64个过滤器中的每一个用来处理由相应的FISO220所提供的64个样值流中的相应的一个。图3中的过滤器300将在七个系数FIR过滤器范围内显示和讨论。然而，如下面将进行的更为详尽的讨论，将使用5、9和其它系数。此外，在本发明的一个实施例中，过滤器300可能还包括共享部分电路的多过滤器构造(例如5、7和9系数结构)，并且可被任选地应用于在用户所期望的系统中所遇见的噪音特征。
假定一个特定数字过滤器300正在处理样值SA(例如图4中的样值S10)，使用乘法器320A将接收的样值SA乘以系数CA。类似地，样值A之前的3个样值(SA-1，SA-2，SA-3)中的每一个分别被提供给相应的乘法器320A-1，320SA-2，320SA-3，其中这些样值分别乘以系数CA-1，CA-2，CA-3。类似地，样值A之后的3个样值(SA+1，SA+2，SA+3)中的每一个分别被提供给相应的乘法器320A+1，320A+2，320A+3，其中这些样值别乘以系数CA+1，CA+2，CA+3。乘法器320SA-3到320A+3中的每一个的输出端被连接到组合加法器和阈值检测器330。
组合加法器和阈值检测器330产生一个输出信号S｀A，在逻辑分析器的例子中，它是1或者0。依赖于选择的加权算法(即，CA-3到CA+3的值)和所选项的数目来改正任何一个样值(在此所示出的7个项)，组合加法器把相加值和阈值比较以便确定是否达到逻辑电平。举例来说，在本发明的一个实施例中，SA-3到SA+3的系数分别为1，3，5，5，5，3，1。在该实施例中，如果组合加法器产生大于或者等于12的结果，则认为样值S｀A为1。否则，样值为0。
在图3-4的实施例中，多至七个HFO样值受到在任一时间点的数据输入的影响。在这7个样值中(1-2-3-4-5-6-7)，为了获取各自的数据，第四个样值被指定为最好的调整值。
一般来说，以时间相邻样值的加权平均值的形式来实现过滤器。在当前的描述中，七个样值在统计上相关，因此，平均值包括例如7个时间上相邻样值(1-2-3-4-5-6-7)。因为中间样值表示实际值是更可能的，因此中间样值(4)被给予最大的权值。最远的样值(1和7)被给予最小的权值。权值能够反映出样值真正的概率分布以便提供高准确性的结果。然而，包括几个不同的可选择的权值的系统对于在执行具体任务时调节HFO性能可能是有利的。
通过将与样值(逻辑1或0)相乘的权值的总和与预先确定的阈值相比较来确定过滤器的输出值。如果该和大于上述阈值，则在时间点上的数据是逻辑1否则是逻辑0。将在下面几段中描述几个不同的加权方案。
在另一个过滤器实施例中，应用关于可能给予前面的逻辑信号的转变的规则。该采样系统带宽有限并且在出现的相邻的上升边或下降边之间有最小的时间段。这些规则应用到数据流中以便消除时间颠倒和统计相关性。通过取平均值的方式来达到噪音消除的好处，在这个过程中并没有实现但是结果逻辑结构却得到了简化。规则集的例子是(1)过滤器不必改变任一个满足SU&H准则的样值；(2)在相同的(例如，上升到上升)边之间的时间间距必须比SU&H窗口的两倍还要大；和(3)过滤后的边缘的数目必须和输入边缘的数目相同。
本发明的超精细过采样器解决了几个传统的连续过采样器所存在的问题。最显著之处是±1样值错误的减少。这个错误仍然存在，但是在两个采样器HFO之间最大程度地减少。上述系统的标称值从传统例子的±1250ps递减到HFO的±19.3ps。这个HFO过滤器由于对统计相关数据取平均值的结果而具有附加的减小噪音的好处。
一般通过组合5、7或9个相邻的样值来构成超精细的过滤器FIR。这些样值形成时间延迟组。相乘系数应用到所述组中每一个样值并且将结果累加。因为期望的输出是一个数字值，因此，将该和数与表示50％输出电平的阈值相比较。如果该和数大于阈值，则输出设为高否则设为低。
该过滤器FIR实际的结构包括几个折衷来将执行的复杂度减至最小。使用的项的数目是有限的。比例系数是小的正整数。不直接实现所述和数。取而代之的是，组合逻辑检查已由延迟的输入信号所触发(为高电平)的系数以确定组合值是否超过了阈值。
有几种标准的FIR过滤器结构可以产生合适的低通滤波器。举例来说，如发明者所揭示的那样，应用到超精细过采样器中有矩形波串和低通过滤结构。各种的数字模拟假定样值反向的最大间距是相应于±60ps时间偏移噪音电平的3个样值。
因为所有的比例因子都是1，矩形波串过滤器是理想的。这减少了实现方案中所需的逻辑。7项的过滤器的模拟表示某些3个样值时间反向被错误地通过。作为数据的最小可接受的脉冲宽度为80ps。9项的矩形波串过滤器消除了对3个样值时间反向的所有敏感性但是使最小通过脉冲增加到100ps。矩形波串过滤器产生梯形的瞬时响应。过滤器的噪音增益在所述瞬时时段是恒定的。对大间距样值反向的敏感性受外部系数的影响最大，而最小通过脉冲受中间系数的影响最大。通过增大中间系数并减小外部系数值，可以获得较好的过滤器性能。
带有非一致系数值的低通过滤器也是可以的。该低通过滤器系数提供一个起升很慢但是增长很快达到50％点的瞬时响应。通过观察频率和满足上述限制的不同结构的时间域性能来得到一组系数。优良的性能可由分别使用5，7和9项的下列系数获得[1，3，5，3，1]，[1，3，5，5，5，3，1]和[1，3，5，5，5，5，5，3，1]。这些过滤器中的每一个提供所需特征的范围。三个低通过滤器的相似性提供把所有三个过滤器包括在单一实现方案中的机会。通过这种方式，如果实现方案的噪音电平能够保持得足够低，把前端特性转向针对芯片的实际噪音电平或向用户提供专用性能的应用。
矩形波串和低通过滤器都极大地减少了边缘定时失真。数字模拟过程显示不同的3个定位反向或者产生单一样值或者没有边缘时间偏移。
过滤器实现方案的成本(以门计数)是一个要考虑的关键问题。在一个实施例中，实现超精细过采样的每一个逻辑分析器通道产生64个输出。每一个输出必须包括过滤器。对于实现每一个过滤器来说，二十到五十个双输入的门是必需的，或者是1000-3000个门。因此，实现34个通道需用110K个门。尽管这是一个很大数量的门，但它仍然在所考虑的CMOS技术的能力范围之内。
超精细过采样方法有几个好处。首先，它减少了过采样方法的2倍采样的性能损失。第二，通过对超精细的过滤器的仔细设计可以获得比噪声限制更好的时间分辨率。第三，通过实现几个过滤器设计，可以调节信号性能来提供可能的最高性能或者对用户信号上的噪音有更高的抗扰性。
已经基本上在64级单相实施例中描述了本发明，其中64个FISO过滤�？榇鞸UT的各自时间交错部分。本领域的技术人员应理解并且通过本发明的提示，在本发明的单相实施例的上下文中，更多或更少的级可以应用。同样应注意，可以使用更多相，每一相包括多个级，并且它们各自的输出数据进一步相位交错，用以提供一个最后的输出数据流。例如，发明者已使用20级、4相位的实施例，其中采样窗口的时间偏移为15.6ps(而不是19.53ps)。
前述的内容是直接针对本发明的优选实施例的，其它和本发明进一步的实施例只要不脱离本发明的基本的实质都可以被设计，并且其范围由下面所述的权利要求书所确定。
权利要求
1.一种装置，它包括多个带有时间上交错和重叠的建立和保持窗口的采样器，用于采样一个普通的被测试信号(SUT)来产生多个相应的时间上交错的样值流；和多个数字过滤器，用于以一种有助于恢复样值流单调性和样值独立性的方式过滤所述时间上交错的样值流。
2.根据权利要求1所述的装置，其中所述的每一个采样器包括一个相应的快进慢出电路(FISO)，所述电路用来在由一个相应的时钟信号建立的相应时间段内对所述SUT进行采样，每个相应的时钟信号相对于相邻的时钟信号在相位上延迟一定量的时间，该时间根据所用采样器的数量来确定。
3.根据权利要求2所述的装置，进一步包括多个以级联方式排列的延迟单元，其中第一延迟单元接收一个系统时钟信号，每一个所述的延迟单元产生适合于由相应的FISO电路使用的相应的相位延迟时钟信号。
4.根据权利要求2所述的装置，其中每一个所述的FISO电路都包括一个模拟捕获元件阵列，所述元件被顺序地选择来获取和存储所述SUT的相应部分。
5.根据权利要求2所述的装置，其中每一个所述的FISO电路包括一个数字存储单元阵列，所述单元被顺序地选择来获取和临时存储所述SUT的相应部分。
6.根据权利要求5所述的装置，其中所述的数字存储单元包括触发器。
7.根据权利要求1所述的装置，其中每一个所述的过滤器包括有限脉冲响应FIR过滤器，其用于为一个相应的样值流和多个时间上相邻的样值流中的每个样值加权以提供累加输出，其中所述的相应的样值流包括响应于所述超过阈值电平的所述累加输出的第一逻辑电平。
8.根据权利要求7所述的装置，其中所述多个过滤器包括矩形波串平均过滤器和低通过滤器中的至少一个。
9.根据权利要求8所述的装置，其特征在于所述的低通过滤器包括具有非一致系数的多级低通过滤器。
10.根据权利要求1所述的装置，其特征在于还包括采样组合器，用于组合所述的过滤后样值流来产生输出样值流。
11.根据权利要求10所述的装置，其中所述的采样组合器包括采样交错器和延迟单元的线性链中的一个。
12.根据权利要求10所述的装置，其特征在于还包括获取单元，用于从多个采样组合器中的每一个获取输出流，每一个采样组合器和与其关联的相应的多个采样器和过滤器一起实现逻辑电平获取装置中的相应的输入通道。
13.一种逻辑电平获取装置，它包括至少一个输入通道，用于对被测试信号(SUT)采样以便确定逻辑电平转变，所述至少一个输入通道的每一个包括比较器，用于将所述SUT转换为逻辑电平指示信号；多个带有时间上交错和重迭的建立和保持窗口的采样器，用于对所述逻辑电平指示信号采样来产生多个相应的时间上交错的样值流；多个数字过滤器，用于以有助于恢复样值流单调性和样值独立性的方式来过滤所述的时间上交错的样值流；以及采样组合器，用于组合所述过滤后的样值流来产生输出样值流。
14.根据权利要求13所述的逻辑电平获取装置，其特征在于还包括获取单元，用于从所述的至少一个输入通道获取输出流。
15.一种方法，它包括在多个时间上交错和重迭的建立和保持窗口中的每一个期间，采样被测试信号(SUT)以产生多个相应的时间上交错的样值流；和以有助于恢复样值流单调性和样值独立性的方式来过滤每一个所述的时间上交错的样值流。
16.权利要求15的方法，其特征在于还包括组合所述的过滤后的样值流以产生输出样值流。
17.权利要求16的方法，其中所述的组合步骤包括根据由相应的时钟信号限定的相应时隙来交错所述多个过滤后的样值流。
18.权利要求17的方法，其特征在于还包括获取多个输出流，所述的输出流中的每一个是根据所述的采样、过滤和组合步骤通过处理相应的被测试输入信号(SUT)来产生的。
19.权利要求15的方法，其中所述的时间上交错和重迭的建立和保持窗口中的每一个包括由相应时钟信号建立的相应的时间段，每个相应的时钟信号相对于相邻的时钟信号在相位上延迟，所述相位延迟的时间根据所用窗口的数量来确定。
全文摘要
本发明的数字采样器工作于一个普通的被测试信号(SUT)，以超过保证相邻采样器的单调采样和非重叠建立和保持窗口的采样率对SUT进行采样。对样值流随后的处理恢复单调性和样值独立性以便提供非常高效率的采样速度。
文档编号G01R31/28GK1573346SQ20041007148
公开日2005年2月2日 申请日期2004年5月9日 优先权日2003年5月9日
发明者M·S·哈根, K·C·斯皮萨克 申请人:特克特朗尼克公司
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