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专利名称：半导体测试结构的制作方法
技术领域：
本发明涉及半导体领域，具体而言，本发明涉及半导体测试结构。
背景技术：
エ艺偏差(process variation)可能导致降低半导体制造的成品率。ー种用于检测エ艺偏差的常规方法包括使用测试图案。一种常规测试图案包括在衬底上形成的电阻器。通过掺杂在衬底材料中形成有源区，并且ー个或多个有源区可以用作电阻器。为了形成电阻器，沿着有源区的长度维度放置金属接触件。然后测量接触件之间的电阻。通常假定可能导致部件维度偏差、和掺杂偏差等的エ 艺偏差可能影响测试图案的电阻。因此，可以通过辨别所测的电阻与另ー电阻值的差异来检测エ艺偏差。还通常假定影响测试图案的エ艺偏差可能影响晶圆的一个或者多个其他部分(或全部)。然而，一些常规测试图案不足够灵敏而不能对ー些エ艺偏差提供可靠的鉴别。所需要的是能够提供更稳健的结果的测试图案。

发明内容
为了解决现有技术中存在的问题，根据本发明的ー个方面，提供了ー种电阻式测试结构，包括具有有源区的半导体衬底；栅极堆叠件，形成于所述有源区的上方；第ー电接触件，在所述栅极堆叠件的相对侧上与所述有源区相通，所述第一电接触件提供所述栅极堆叠件的第一维度上的电短路；以及第ニ电接触件，在所述栅极堆叠件的相对侧上与所述有源区相通，所述第二电接触件提供所述栅极堆叠件的所述第一维度上的电短路，所述第一电接触件和所述第二电接触件沿着所述栅极堆叠件的垂直于所述第一维度的第二维度间隔开。在上述电阻式测试结构中，其中，所述栅极堆叠件包括栅电极，所述栅电极不沿着所述第二维度上的整个所述有源区延伸。在上述电阻式测试结构中，其中，所述栅极堆叠件以下列布置中至少之ー进行配置在所述第一电接触件和所述第二电接触件之一或者两者处接地；在所述第ー电接触件和所述第二电接触件之一或者两者处偏置电压；以及所述第一电接触件和所述第二电接触件之一或者两者都是浮置的。在上述电阻式测试结构中，其中，所述栅极堆叠件不具有侧壁。在上述电阻式测试结构中，其中，所述栅极堆叠件包括栅电极，并且其中，所述栅电极包括在其中形成的ー个或者多个形状。在上述电阻式测试结构中，其中，所述有源区包括均匀的掺杂分布。 在上述电阻式测试结构中，其中，所述有源区包括重掺杂区和轻掺杂区。在上述电阻式测试结构中，其中，所述第一电接触件和所述第二电接触件都包括一对位于相对侧的每ー侧上的金属插塞，短路部件连接该对金属插塞。在上述电阻式测试结构中，形成在下列位置之一中伪晶圆；生产晶圆的切割线；以及生产晶圆的电路区。根据本发明的另一方面，还提供了ー种使用电阻式器件实施的方法，其中，所述电阻式器件包括具有有源区的衬底，所述有源区通过电介质与栅电极分开；以及电接触件，所述电接触件沿着所述栅电极的最长维度，该方法包括实施ー个或多个エ艺形成所述电阻式器件；测量所述电接触件之间的电阻；以及使所测量的电阻与所述エ艺中的ー个或多个的偏差相关。在上述方法中，其中，所述エ艺偏差包括所述电阻式器件中的结构维度的偏差。在上述方法中，其中，所述偏差包括掺杂步骤的偏差。在上述方法中，其中，所述偏差包括热处理工艺的偏差。
在上述方法中，进ー步包括下列行为的至少之ー基于示出所述偏差不在可接受的限度内的相关信息，判定半导体器件不合格；以及基于示出所述偏差在可接受的限度内的相关信息，判定半导体器件合格。在上述方法中，其中，使所述测量的电阻相关的步骤包括比较所述测量的电阻与另ー电阻式器件的电阻值以产生差值。在上述方法中，其中，測量所述电阻包括使电流在所述衬底中在所述接触件之间沿着所述栅电极的最长维度流动。根据本发明的又一方面，还提供了一种半导体器件，包括金属氧化物半导体(MOS)结构，具有半导体衬底，具有有源区和在所述有源区上设置的栅极堆叠件；第ー对电接触件，位于所述栅极堆叠件的相对侧上，与所述有源区相通，所述第一对电接触件在所述栅极堆叠件的第一维度上电连接；以及第二对电接触件，位于所述栅极堆叠件的相对侧上，与所述有源区相通，所述第二对电接触件在所述栅极堆叠件的第一维度上电连接，所述第一对电接触件和所述第二对电接触件沿着所述栅极堆叠件的垂直于所述第一维度的最长维度间隔开。在上述半导体器件中，其中，所述栅极堆叠件包括栅电极，所述栅电极包括下列材料中的至少之ー多晶硅；和栅极金属。在上述半导体器件中，其中，所述栅极堆叠件包括栅极电介质，所述栅极电介质包括以下材料中的至少之ー具有氧化物界面层的高k介电层；以及Si02。在上述半导体器件中，形成在下列位置之一中伪晶圆；生产晶圆的切割线；以及生产晶圆的电路区。本发明的ー种更宽泛的形式涉及电阻式测试结构，该电阻式测试结构包括具有有源区的半导体衬底；在有源区上方形成的栅极堆叠件；位于栅极堆叠件的相对侧上与有源区相通的第一电接触件，该第一电接触件在栅极堆叠件的第一维度上提供电短路；以及位于栅极堆叠件的相对侧上与有源区相通的第二电接触件，该第二电接触件在栅极堆叠件的第一维度上提供电短路，第一电接触件和第二电接触件沿着栅极堆叠件的垂直于第一维度的第二维度间隔开。本发明实施例的另一更宽泛的形式涉及使用电阻式器件实施的方法，其中，电阻式器件包括具有通过电介质与栅电极分开的有源区的衬底；以及沿着栅电极最长维度的电接触件，该方法包括实施ー个或多个エ艺形成电阻式器件；测量电接触件之间的电阻；以及使所测量的电阻与エ艺中的ー个或多个的偏差相关。
本发明实施例的另一更宽泛的形式涉及半导体器件，该半导体器件包括金属氧化物半导体(MOS)结构，该MOS结构具有半导体衬底，该半导体衬底具有有源区和在有源区上设置的栅极堆叠件；位于栅极堆叠件的相对侧上与有源区相通的第一对电接触件，该第ー对电接触件在栅极堆叠件的第一维度上电连接；以及位于栅极堆叠件的相对侧上与有源区相通的第二对电接触件，该第二对电接触件在栅极堆叠件的第一维度上电连接，第一对电接触件和第二对电接触件沿着栅极堆叠件的垂直于第一维度的最长维度间隔开。


当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据エ业中的标准实践，对各种部件没有按比例绘制，并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意増大或縮小。图1是根据本发明的各个方面构造的用于制造和测试电阻式半导体测试结构的示例方法的流程图。图2是根据本发明的各个方面构造的半导体测试结构的示例实施例的剖面图。图3至图7是示出了根据本发明的各个方面构成的各种半导体测试结构的俯视图。
具体实施例方式可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或示例。以了简化本发明，在下面描述元件和布置的特定示例。当然这些仅仅是示例并不打算限定。再者，以下描述中第一エ艺在第二エ艺之前的实施可以包括其中第二エ艺在第一エ艺之后立即实施的实施例，还可以包括其中在第一エ艺和第二エ艺之间可以实施其他エ艺的实施例。为了简明和清楚起见，可以任意地以不同的比例绘制各种部件。而且，以下描述中第一部件在第二部件上或者上方的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且还可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件不直接接触的实施例。 各个实施例涉及电阻式测试图案以及制造和使用该电阻式测试图案的方法。在一个实例中，采用金属氧化物半导体(MOS)エ艺在衬底上方形成栅极结构来形成电阻式测试图案。在该实例中，衬底包括有源区，其中一个或者多个有源区可以用于形成实际工作元件(例如，晶体管)，以及其他有源区可以用于形成测试图案。在测试图案的情况中，在衬底上的有源区的上方形成介电材料，以及在介电材料上方形成栅电极。被介电材料分开的栅电极和有源区形成电容结构，该电容结构是MOS晶体管特有的。测试图案包括在栅电极的最长维度上方分布的两个或者多个电接触件。ー个示例电接触件是金属接触件，该金属接触件横跨栅电极的两边以与栅极结构任ー侧上的有源区形成接触，从而在栅电极之间(例如，源极到漏扱)形成电短路。而且，在该实例中，电接触件可能不直接接触栅电扱。可以与第一电接触件类似地配置第二电接触件，并且该第ニ接触件与第一电接触件沿着栅电极最长维度间隔开。在同一晶圆上可以与晶体管类似地形成栅电极和介电材料。在其中晶体管具有金属栅极堆叠件并使用高k(HK)介电材料的实例中，测试图案还可以包括在相同エ艺期间形成的金属栅极堆叠件和ffi材料。类似地，在其中栅电极是多晶硅栅电极并且介电材料是非HK介电材料(例如，SiO2)的实施例中，测试图案还可以包括通过相同エ艺形成的相同材料。根据各个实施例的测试图案可以在若干位置中的任何位置中形成。在一个实例中，在预期不用于产品的伪晶圆上形成测试图案。在另ー个实例中，在生产晶圆上的切割线中以及实际电路或者其它地方形成测试图案。而且，各个实施例包括形成的彼此接近的两个或者多个测试图案。其他实施例包括采用电阻式测试图案测试エ艺偏差的方法。在形成测试图案之后，在电接触件之间测量电接触件之间的电阻。如果该电阻明显不同于另ー电阻值，则该差值可能指示有エ艺偏差。在包括两个彼此接近的相似测试图案的一个实施例中，可以测量每个测试图案的电阻并计算差值。该差值(AR)可能指示有エ艺偏差。
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方法继续到使測量结果与エ艺偏差相关。例如，上面所讨论的差值可能与关键维度或其它维度、掺杂、退火、和/或热特性等的偏差相关。如果偏差落在可接受的范围之外，则该晶圆或者批次可能是不合格的。如果偏差落在可接受的范围之内，则该晶圆或者批次可能是合格的。在任一事件中，在最終决定材料不合格或者合格之前可以进行进ー步的测试。作为简单的实例提供上面的说明。在下面更具体地描述各个实施例。图1是根据本发明的各个方面用于制造和测试具有测试图案的晶圆的方法100的一个示例实施例的流程图。參考图2和图3描述图1。图2是单个测试图案200的剖面图，以及图3是测试图案200 (省略STI)的有限俯视图。图3中的线A-B显示对应于图2的剖面的切割。虽然图2和图3聚集于ー个测试图案，可以理解在晶圆级上实施的下面所述的许多エ艺不仅形成测试图案，还形成晶体管。在框110中，在衬底210上形成有源区和STI。衬底可以包含硅、锗、硅锗、或其它适当的半导体材料。而且，在一些实例中，半导体衬底210可以包括外延层。例如，衬底210可以具有位于本体半导体(bulk semiconductor)上面的外延层(未示出)。另外，衬底210可以是应变的用于增强性能。例如，外延层可以包括与本体半导体的半导体材料不同的半导体材料，如通过包括选择性外延生长(SEG)的エ艺形成的位于体硅上面的硅锗层或者位于体硅锗上面的硅层。此外，衬底210可以包括绝缘体上半导体(SOI)结构(未示出)，如掩埋介电层。而且可选地，衬底可以包括如通过被称为注氧隔离(SIMOX)技术、晶圆接合、SEG的方法或其它适当的方法形成的掩埋介电层(未示出)，如掩埋氧化物(BOX)层。实际上，各个实施例可以包括各种适当的衬底结构和材料中的任意ー种。在图2中，衬底210还包括各种隔离部件，并且隔离部件可以包括不同的结构，并可以采用不同的加工技术形成。例如，隔离部件可以包括浅沟槽隔离(STI)部件220。STI220的形成可以包括在衬底210中蚀刻沟槽(未示出)，并通过绝缘材料如氧化硅、氮化硅、或氮氧化硅填充沟槽。经填充的沟槽可以具有多层结构，如用氮化硅填充沟槽的热氧化物衬垫层。作为实例，可以采用以下エ艺顺序形成STI 220，如生长衬垫氧化物、形成低压化学汽相沉积(LPCVD)氮化物层、采用光刻胶和掩模图案化STI开ロ、在衬底中蚀刻沟槽、任选地生长热氧化物沟槽衬垫以改进沟槽界面、用CVD氧化物填充沟槽、采用化学机械平坦化(CMP)回蚀多余的氧化物。
在图2中，各个有源区在形成STI部件之后被限定在衬底上。通过注入技术在有源区中形成各个掺杂部件，如P-阱或N-阱230。可以采用现在已知的或今后开发的任何适当的注入技木。回到图1，框120包括形成栅极堆叠件。各个实施例不局限于形成栅极堆叠件的任何具体方法。形成栅极堆叠件的示例方法包括在介电层上方形成导电层，并图案化导电层以形成栅极堆叠件。介电层可以包含氧化硅、高k(HK)电介质、或其组合。导电层可以包括多晶硅或金属。关于具有HK层的金属栅极堆叠件，一些实施例包括先栅极或后栅极エ艺或者先M或后HKエ艺(其中分别在形成源极/漏极区之前或之后形成HK层)。金属栅极堆叠件的形成还可以包括使用伪多晶硅栅极结构，该伪多晶硅栅极结构被去除或者替换成功函数金属。各个实施例不局限于形成栅极堆叠件的任何具体方法，并且在一些实施例中可以使用任何合适的方法。因此，除了描述可以使用的各种材料以及可以用于形成材料的エ艺之外，不再具体地描述先HK、后HK、先栅极和后栅极、以及伪栅极エ艺。在应用多晶硅栅电极的实施例中，通过臭氧氧化、CVD、ALD或任何适当的方法在 衬底210上方沉积介电层240，如Si02。此后，通过CVD技术在介电层240上方沉积多晶硅245。然后采用例如光刻胶或者进ー步用硬掩模图案化介电层240和多晶硅245以形成栅极堆叠件。而且，通过各种离子注入エ艺在有源区230中形成掺杂的源极/漏极(S/D)区250，并与栅极堆叠件对准。用于形成相关的掺杂区的N型掺杂剂杂质可以包括磷、神、和/或其它种类。P-型掺杂剂杂质可以包括硼、铟、和/或其他材料。在一些实施例中，源极和漏极区250可以包括轻掺杂的漏极(LDD)、重掺杂的源极和漏极部分，并可以包括用于降低接触电阻的自对准硅化物。此外，在一些实施例中，N型源极和漏极区可以使用具有轻掺杂的磷、重掺杂的磷、或其他合适的种类的硅锗(SiGe)外延生长层。可选地，一些实施例可以包括一致的掺杂分布，如通过省略LDD部件和重掺杂的部件。可以通过单次注入或者多次注入形成有源区230。可以通过电介质沉积和干法蚀刻エ艺形成栅极间隔件260。在一些实施例中，栅极间隔件260在形成LDD之后但在形成重掺杂部分之前形成。形成S/D区250之后，可以实施一次或者多次退火エ艺来激活S/D区。退火エ艺包括快速热退火(RTA)、激光退火エ艺、或者其它合适的退火エ艺。作为实例，高温热退火步骤可以应用900°C 1100°C范围内的任何温度,但是其他实施例可以使用不同范围内的温度。作为另ー个实例，高温退火包括采用600°C以上的温度的热处理工艺。而且，该实施例可以包括持续极短时间的“尖峰”退火エ艺。然后通过合适的エ艺如沉积和抛光在半导体衬底和伪栅极堆叠件上形成层间电介质(ILD) 280。如上面所提到的，一些实施例可以包括代替介电层240的HK电介质，并可以包括代替多晶硅245的功函数金属，但是基本形状与图1中所示的相同，包括使用有源区230、侧壁260和S/D 250。在这样的实例中，框120可以包括沉积和退火HK介电材料，并可以额外包括位于HK介电材料层下面的薄氧化硅界面层。HK介电材料可以包括Hf02、HfSiO,HfSiON, HfTaO, HfTiO, HfZrO、氧化锆、氧化铝、ニ氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的HK介电材料、或其组合。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、大气压CVD(APCVD)、其它合适的方法、或其组合来沉积HK材料。界面层可以是氧化硅，并可以通过各种合适的方法如热氧化、ALD、或UV-臭氧氧化来形成。可以实施后HK层沉积退火来增强栅极电介质中的湿度控制。继续HK和金属栅极实例，框120可以包括在HK层上方沉积阻挡层。阻挡层(也被称为“保护层”)导电并阻止金属、硅、或介电材料之间的相互扩散和反应。用于阻挡材料的候选物可以包括难熔金属及其氮化物(例如，TiN, TaN, W2N, TiSiN, TaSiN)。可以通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、金属有机物化学汽相沉积(MOCVD)和原子层沉积(ALD)来沉积金属阻挡层。进ー步继续该实例，框120可以包括在N型器件和P型器件中分别形成N型金属栅极堆叠件和P型金属栅极堆叠件，作为栅电扱。形成N型金属栅极堆叠件可以包括形成氮化钽(TaN)层和在TaN层上形成TiAl层和TiAlN层之一。形成P型金属栅极堆叠件可以包括形成氮化钽(TaN)层、在TaN层上形成氮化钨(WN)层、以及在WN层上形成TiAl层和TiAlN层之一。在一个实施例中，N型金属栅极包括氮化钽层。N型金属层可以另外包括 钛铝(TiAl)层或氮化钛铝(TiAlN)层。在一个实施例中，通过采用化学汽相沉积(CVD)エ艺或其他合适的エ艺沉积金属层。通过所公开的方法，用不同的组分和结构形成用于NFET和PFET的金属栅极堆叠件。框130包括形成电接触件，图2中的电接触件具有插塞290和短路部件295。可以蚀刻ILD 280以形成接触孔，并在接触孔中形成金属插塞290。短路部件295可以是通过沉积和图案化导体或者通过镶嵌エ艺形成的金属线。金属插塞290和短路部件295可以通过适当的方法如溅射、CVD、电镀、或其组合由铜、钨、或其他合适的导电材料形成。方法可以包括在形成短路部件295之前但在形成插塞290之后实施的其他エ艺如化学机械抛光(CMP)エ艺，以抛光衬底并基本上去除衬底表面上方多余的金属和其他材料。在镶嵌エ艺期间可以另外实施CMPエ艺以形成短路部件295。电接触件可以形成为多层互连的一部分。多层互连可以包括纵向互连件如常规通孔或接触件，以及横向互连件如金属线。各种互连部件可以应用各种导电材料包括铜、钨和硅化物。在一个实例中，采用镶嵌エ艺来形成铜有关的多层互连结构，包括接触件。在另ー个实施例中，使用钨在接触孔中形成钨插塞以形成接触件。框140包括检测测试图案的电气性质，适用时，使电气性质与エ艺偏差相关。在一个实例中，框140包括检测ー个或多个测试图案如测试图案200的电阻。通常，检测的电气性质是影响测试图案以及影响ー个或多个器件如晶体管的エ艺偏差的可靠指示器。在结构的维度性质、掺杂、热处理、和/或上面的任意组合等方面的偏差可以影响测试图案的电气性质(如电阻)。与其中电流从源极流向漏极的晶体管相反，在测试图案200中，电流沿着测试图案的最长维度(即，短路部件295a和295b之间)流动。因此，在测试测试图案200的电阻中，测试设备致使电流沿着最长维度流动，这与可能具有相似剖面轮廓的常规晶体管的运行相反。在一个示例测试程序中，检测测试图案200的电阻，并与期望值比较。在另ー个实施例中，检测测试图案200的电阻，并与另一测试图案的检测电阻比较。测试图案200的检测电阻的比较可能是エ艺偏差的指示器，其中测试图案200的电阻与另ー电阻值之间的较大的差值(AR)表明エ艺偏差的程度更大。可以通过人工手动或者通过计算机实施测试结果与エ艺偏差的相关，该人工示出检测到的电气性质的值。因此，在一些实施例中指定AR的一些范围作为可接受的以及ー些范围是不可接受的是可能的。框140中的测试可以包括决定对测试有响应的晶圆或批次(或者甚至可能是晶圆中的单个管芯区)合格或者不合格。实施例的范围不局限于上面參考图1所述的准确动作。而是，一些实施例可以在适当时添加、省略、重新布置、或更改一个或多个动作。例如，一些实施例可以进ー步包括额外的用于鉴别エ艺偏差或其他现象的测试程序。在一些实施例中，测试图案的电阻测试对于半导体器件是否是合格的不具有决定性，但可能导致更多的测试。返回參考图3，注意到测试图案200具有ー个接地的末端。电压偏置，如图3中所示出的，可以通过在测试图案的另ー末端保持在与接地不同的电压电位时确保足够量的电流有助于测试测试图案200的电气性质。在其他实施例中，电压偏置可以包括将测试图案 200的一端连接至与接地不同的电压电位，其中另一端可以经受测试期间不同的电位(接地或其他)。在一些实施例中，测试图案200的栅电极可能是浮置的。任一或者两个末端都可以接地、偏置、或浮置，而在ー些情况中，可以单独控制任一末端的状态。在图3中，示出了测试图案200，其包括侧壁260，但是其他实施例出于简化结构的目的可能省略侧壁。图4示出了示例性实施例测试条400。测试条400类似于测试图案200，但省略了侧壁260。在其他实施例中，测试图案可以具有栅电极，该栅电极不沿着有源区的整个长度延伸或者不从ー个电接触件延伸至另ー个电接触件。图5示出了测试图案500的示例性实施例，其中如上所述地配置栅电极材料245。另外地，可以以任何任意方式使各种材料的测试图案成形。图6示出了根据ー个实施例改编的示例性测试图案600。图6示出了具有在其中图案化的各种形状601至604的栅电极材料245。其他实施例可以包括不同的使测试图案成形的方式，如通过使其处于直角(或其他角度)代替使其完全线性。更加进一歩地，其它实施例可以以可以辅助检测エ艺偏差的任何任意方式使侧壁、有源区、或其它结构成形。如上面所提到的，一些实施例可能包括形成彼此接近的两个或多个测试图案。图7示出了根据ー个实施例改編的示例性测试图案710和720。在该实例中，测试图案710和720具有相同的结构，并且采用相同的エ艺在相同的晶圆上形成。例如，エ艺可以包括掺杂、光刻胶涂布、光暴露/显影和光刻胶去除。在理论上，测试图案710和720应该是完全相同的，并应通过具有相同的电气性质来证明它们的相同性。测试可以包括计算测试图案710和720之间的A R值以及它们的偏置和U%。A R的非零值或者偏置或U%的值不同可能指示有エ艺偏差。根据测试的结果，可以采取或者可以不采取进ー步的行动。各个实施例可以包括相对于常规方法的一个或者多个优点。如上面所解释的，常规方法应用测试图案，该测试图案包括衬底部分，但未能包括受エ艺偏差影响的其他部件。相比之下，本发明的一个实施例符合MOS结构，包括栅电极和将栅电极与衬底的有源区分开的介电层。这种电阻式测试图案实施例包括许多(如果不是全部)与衬底上的有源器件(例如，晶体管)相同的部件。另外地，通过与形成晶圆的有源器件的介电层和栅电极相同的エ艺形成测试图案。因此，根据本实施例的测试图案更忠实于有源器件的复制，并且因此对影响栅电极和介电层的晶圆级エ艺的偏差更敏感。上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的エ艺和结构。本领域技术人员也应该意识到，这种等效结构并 不背离本发明的实质和范围，并且在不背离本发明的实质和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种电阻式测试结构，包括具有有源区的半导体衬底；栅极堆叠件，形成于所述有源区的上方；第一电接触件，在所述栅极堆叠件的相对侧上与所述有源区相通，所述第一电接触件提供所述栅极堆叠件的第一维度上的电短路；以及第二电接触件，在所述栅极堆叠件的相对侧上与所述有源区相通，所述第二电接触件提供所述栅极堆叠件的所述第一维度上的电短路，所述第一电接触件和所述第二电接触件沿着所述栅极堆叠件的垂直于所述第一维度的第二维度间隔开。
2.根据权利要求1所述的电阻式测试结构，其中，所述栅极堆叠件包括栅电极，所述栅电极不沿着所述第二维度上的整个所述有源区延伸。
3.根据权利要求1所述的电阻式测试结构，其中，所述栅极堆叠件以下列布置中至少之一进行配置在所述第一电接触件和所述第二电接触件之一或者两者处接地；在所述第一电接触件和所述第二电接触件之一或者两者处偏置电压；以及所述第一电接触件和所述第二电接触件之一或者两者都是浮置的。
4.根据权利要求1所述的电阻式测试结构，形成在下列位置之一中伪晶圆；生产晶圆的切割线；以及生产晶圆的电路区。
5.一种使用电阻式器件实施的方法，其中，所述电阻式器件包括具有有源区的衬底，所述有源区通过电介质与栅电极分开；以及电接触件，所述电接触件沿着所述栅电极的最长维度，该方法包括实施一个或多个工艺形成所述电阻式器件；测量所述电接触件之间的电阻；以及使所测量的电阻与所述工艺中的一个或多个的偏差相关。
6.根据权利要求5所述的方法，进一步包括下列行为的至少之一基于示出所述偏差不在可接受的限度内的相关信息，判定半导体器件不合格；以及基于示出所述偏差在可接受的限度内的相关信息，判定半导体器件合格。
7.一种半导体器件，包括金属氧化物半导体(MOS)结构，具有半导体衬底，具有有源区和在所述有源区上设置的栅极堆叠件；第一对电接触件，位于所述栅极堆叠件的相对侧上，与所述有源区相通，所述第一对电接触件在所述栅极堆叠件的第一维度上电连接；以及第二对电接触件，位于所述栅极堆叠件的相对侧上，与所述有源区相通，所述第二对电接触件在所述栅极堆叠件的第一维度上电连接，所述第一对电接触件和所述第二对电接触件沿着所述栅极堆叠件的垂直于所述第一维度的最长维度间隔开。
8.根据权利要求7所述的半导体器件，其中，所述栅极堆叠件包括栅电极，所述栅电极包括下列材料中的至少之一多晶娃；和栅极金属。
9.根据权利要求7所述的半导体器件，其中，所述栅极堆叠件包括栅极电介质，所述栅极电介质包括以下材料中的至少之一 具有氧化物界面层的高k介电层；以及 Si02。
10.根据权利要求7所述的半导体器件，形成在下列位置之一中 伪晶圆； 生产晶圆的切割线；以及 生产晶圆的电路区。
全文摘要
一种电阻式测试结构，该电阻式测试结构包括具有有源区的半导体衬底；在有源区上方形成的栅极堆叠件；在栅极堆叠件的相对侧上与有源区相通的第一电接触件，该第一电接触件在栅极堆叠件的第一维度上提供电短路；以及在栅极堆叠件的相对侧上与有源区相通的第二电接触件，该第二电接触件在栅极堆叠件的第一维度上提供电短路，第一电接触件和第二电接触件沿着栅极堆叠件的垂直于第一维度的第二维度间隔开。本发明提供了半导体测试结构。
文档编号G01R27/02GK103022009SQ201210038738
公开日2013年4月3日 申请日期2012年2月17日 优先权日2011年9月23日
发明者杜安群, 黄振铭, 吴志仁, 林进祥 申请人:台湾积体电路制造股份有限公司