专利名称：一种哈特曼波前传感器质心运算的流水线装置的制作方法
技术领域：
本发明涉及一种哈特曼波前传感器子孔径质心运算的高速实时实现技术，更具体地，涉及一种基于可编程逻辑器件的，对具有靶面像素横向多通道并行输出特点的图像传感器进行哈特曼波前传感器一阶矩质心运算的流水线装置。
背景技术：
在需要对光波入射波前进行探测的场合，由微透镜阵列和放置在微透镜阵列焦平面上的光电探测器组成的哈特曼波前传感器得到了广泛的应用。哈特曼波前传感器中通常使用CCD或CMOS图像传感器作为光电探测器件，入射波前经微透镜阵列进行子孔径分割后，在焦平面上形成多个子光斑，利用图像传感器获取子光斑的光能分布状况后，再对光斑图像进行斜率运算、波前复原等波前处理，即可得到入射波前信息。在哈特曼波前传感器的波前处理过程中，多个子孔径内光斑光强的质心计算作为斜率运算的主要环节，其运算速度对整个算法的运行速度有相当的影响。在各种质心算法中，一阶矩质心算法的应用最为广泛，其表达式如下
LMLMLMLMxc = X xiNu 丨 Σ Ν>βο = Σ yjNu' Σ Nu
i,jUiJ其中Xi、yj是像素坐标，Niij是该像素的读出值。由算法表达式可以看出，一阶矩质心算法的延时主要包括乘法延时、累加延时和除法延时。由于该算法主要是乘加运算，适合以硬件方式完成，目前在对实时性要求较高的场合中，多采用FPGA等可编程逻辑器件来进行逐像素质心运算，极大地提高了系统的实时性。随着图像传感器技术的发展，为了在靶面像素数不断增多的条件下获得更高的帧频，一些高性能图像传感器采用了像素并行输出的方式，即通过增加输出位宽，将图像传感器上相邻的若干个像素在一个像素时钟内同时输出，这就对质心运算装置的结构提出了新的要求。目前已有的基于可编程逻辑器件的质心运算装置多是针对单像素逐个输出特点的图像传感器设计，如中国科学院光电技术研究所自适应光学研究室的61单元自适应光学系统中基于FPGA的波前斜率处理机，可以完成对单个像素的逐像素斜率处理，但是无法适用于多像素并行输出的情况。为了实现对横向并行输出多个像素进行逐像素质心计算，需要充分利用可编程逻辑器件良好的并行性能，结合像素横向多通道并行输出方式与一阶矩质心算法的特点，设计新的质心运算结构来完成这一工作。
发明内容
本发明解决的问题是克服现有技术的不足，提供一种哈特曼波前传感器质心运算的流水线装置，实现了对具有靶面像素横向多通道并行输出特点的图像传感器进行哈特曼波前传感器一阶矩质心运算的流水线，可实现对同时输出多个像素的实时质心运算， 并可通过修改运算器件数量来适应不同输出通道数的图像传感器。本发明的技术解决方案一种哈特曼波前传感器质心运算的流水线装置，其特征在于包括χ方向乘累加单元、Y方向乘累加单元、像素值累加单元、χ方向除法单元、Y方向除法单元、地址和控制单元；其中X方向乘累加单元用于计算整个子孔径内的像素值经X方向地址加权后的加权和 Σ χ □ Ι，Υ方向乘累加单元用于计算整个子孔径内的像素值经Y方向地址加权后的加权和 EyDI ；X方向乘累加单元和Y方向乘累加单元结构相同，包括一个乘法器组单元和两个结构相同的累加单元，M个像素值和对应的M个像素地址进入乘法器组单元完成相乘，输出的M个乘法结果根据像素所属子孔径序号的奇偶不同，分别进入对应的累加单元，在累加单元内完成对属于同一个子孔径的乘法结果的累加。像素值累加单元，用于计算整个子孔径内的像素值的累加和Σ I，它由两个结构相同的累加单元组成，像素值根据像素所属子孔径序号的奇偶不同，进入对应的累加单元，完成对属于同一个子孔径的像素值的累加，输出累加结果Σ I。X方向除法单元和Y方向除法单元分别用于计算X方向和Y方向质心，二者结构相同，均由一个单独的除法器组成；X方向除法单元的两个输入信号分别为乘累加单元输出的像素值与X方向像素地址相乘后的累加和Σ xD I以及像素值累加和Σ I，输出质心运算结果Σ χ □ I/ Σ I，类似的，Y方向除法单元输出质心结果为Σ y □ I/ Σ I ；地址和控制单元用于产生X方向地址、Y方向地址和各部分的控制信号，地址和控制单元输入信号为像素时钟、帧有效信号FV、行有效信号LV以及外部对控制表的更新命令，该单元输出X方向像素地址到X方向乘累加单元，输出Y方向像素地址到Y方向乘累加单元，并对X方向乘累加单元、Y方向乘累加单元、像素值累加单元、X方向除法单元、Y方向除法单元输出相应的控制信号。所述乘法器组单元由与同时输出像素数M相同个数的的M个并联乘法器构成，同时进行M个像素值和M个像素地址的对应相乘运算。所述X方向乘累加单元和Y方向乘累加单元中两个结构相同的累加单元均分为累加单元1和累加单元0，用于对乘法器组单元输出的相乘结果进行累加和暂存，最终输出整个子孔径内经像素地址加权后的像素值和；累加单元1专门对子孔径行内奇数序号子孔径的乘法结果进行累加，累加单元0专门对偶数序号子孔径进行累加。所述累加单元1或累加单元0由倒金字塔结构加法器组、累加器、累加与暂存结果加法器、中间结果暂存RAM四部分构成，倒金字塔结构加法器组的输入信号为乘法器组单元输出的M个乘法结果，逐层进行两两相加后输出相加结果到累加器，累加器对当前像素行中属于同一子孔径的乘法结果累加完毕后，将累加结果输出至累加与暂存结果加法器， 该加法器的另一个输入信号为中间结果暂存RAM的输出，加法结果输出至中间结果暂存 RAM的输入端。若该子孔径的累加运算已完成，加法器的加法结果作为该子孔径累加结果输出，并将输出到中间结果暂存MM的值置零。所述倒金字塔结构加法器组由Iog2(M)层并联加法器组成流水线结构，各层加法器个数分别为Μ/2、Μ/4、M/8··· 1，其中第一层加法器在对乘法结果分别两两相加之前，通过 M个与门将乘法结果与像素控制字中的子孔径序号奇偶标志位或标志位的按位取反结果相与，以保证本累加单元只对序号为奇数或偶数的子孔径的乘法结果进行累加；通过逐层相加的流水线操作，最终得到一个像素时钟内并行输入的M个乘法结果中同属一个子孔径的乘法结果的和。所述的累加器对当前像素行中对应一个子孔径的乘法结果进行累加，累加完毕后将结果输出至后续的累加与暂存结果加法器，并将累加器清零。所述累加与暂存结果加法器将本子孔径在当前像素行的累加结果与中间结果暂存RAM中暂存的该子孔径前面若干个像素行的累加结果相加，并根据Y方向地址判断是否已完成该子孔径的累加若Y方向地址未达到最大值，则将相加结果存入RAM，在下一行有效乘法结果到来时继续累加；若Y方向地址已经达到最大值，表明当前像素行已经是该子孔径行对应的最后一行像素，则将该子孔径乘累加的最终结果输出至后续的除法单元，同时将输出赋零，实现对中间结果暂存RAM的清零操作。所述的中间结果暂存RAM的地址数与所有子孔径行中最大子孔径数目对应，用于暂存每个子孔径的累加中间结果。运算时，将存储的中间结果输出至累加与暂存结果加法器，并将加法器的输出结果存入RAM中覆盖先前已输出的中间结果。所述像素值累加单元由两个结构相同的累加单元构成，这两个累加单元与乘累加单元中的累加单元结构相同，分别对属于奇数序号子孔径和偶数序号子孔径的像素值进行累加。所述地址和控制单元包括控制表单元、X方向地址产生单元、Y方向地址产生单元和控制信号产生单元。控制表单元用于存储所有子孔径所在行的像素控制字，输入信号为像素时钟、帧有效信号FV、行有效信号LV、Y方向像素地址以及外部对控制表的更新命令，输出对应当前像素的控制字；X方向地址产生单元输入信号为像素时钟和像素控制字， 输出对应当前像素的X方向像素地址至X方向乘累加单元；Y方向地址产生单元输入信号为像素时钟、帧有效信号FV和行有效信号LV，输出对应当前像素行的Y方向像素地址至Y 方向乘累加单元、控制表单元和控制信号产生单元；控制信号产生单元输入信号为像素时钟，帧有效信号FV、行有效信号LV、像素控制字和Y方向像素地址，对X方向乘累加单元、Y 方向乘累加单元、像素值累加单元、X方向除法单元、Y方向除法单元分别输出相应的控制信号。本发明的原理在于由控制位和X方向像素地址构成控制字，事先存储在控制表中，Y方向像素地址通过对行有效信号LV计数得到，根据控制位和Y方向地址产生相应的控制信号控制各单元运行；根据像素并行输出通道数设置相应的乘法器组和累加单元，以流水线方式完成对多个像素的同时乘累加操作，乘累加结果与像素值累加结果相除后得到质心计算结果。本发明与现有技术相比具有以下优点(1)本发明构成了对多通道并行输出的多个像素同时进行质心运算的流水线结构，每帧图像的质心运算延时仅为最后一个时钟输出像素的计算延时，实现了对并行输出多个像素进行质心运算的流水线结构，因此运算速度快、系统延迟小；(2)整个结构可以在一块可编程逻辑器件内实现，电路结构简单，系统成本低；(3)本发明可以方便地根据像素并行输出的通道数调整运算单元的数量，从而适应于不同的图像传感器。
图1是本发明的整体逻辑结构图；图2是乘法器组单元的逻辑结构图；图3是累加单元的逻辑结构图；图4是乘累加单元的工作时序示意图；图5是控制表单元的逻辑结构图；图6是Y方向地址产生单元的逻辑结构图。
具体实施例方式为了清楚详细的阐述本发明的实现步骤，下面给出了一些本发明的具体实施例。 但是，需要说明的是，本发明不限于这些应用，而是可适用于更多其它相关的系统。下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。如图1所示，整个质心计算流水线装置包括X方向乘累加单元、Y方向乘累加单元、 像素值累加单元、X方向除法单元、Y方向除法单元、地址和控制单元，整个装置采用像素时钟作为全局时钟。其中X方向乘累加单元和Y方向乘累加单元分别用于计算整个子孔径内的像素值经X方向地址和Y方向地址加权后的加权和，两个方向上的乘累加单元结构相同， 都包括一个乘法器组单元和两个结构相同的累加单元。M个像素值和对应的M个像素地址进入乘法器组单元完成相乘，乘法器组单元输出的M个乘法结果根据像素所属子孔径序号的奇偶不同，分别进入对应的累加单元，在累加单元内完成对属于同一个子孔径的乘法结果的累加，两个累加单元交替输出累加结果。像素值累加单元由两个与上述结构相同的累加单元组成，属于不同奇偶序号子孔径的像素值进入对应的累加单元，在累加单元内完成属于同一个子孔径的像素值的累加， 两个累加单元交替输出累加结果。X方向除法单元和Y方向除法单元结构相同，由一个单独的除法器组成，输入的被除数是乘累加单元输出的子孔径内像素值经像素地址加权后的累加和Σ χ □ I和Σ y □ I， 除数是像素值累加单元输出的子孔径内像素值的累加和Σ I，二者相除后得到最终的质心结果。地址和控制单元由控制表单元、X方向地址产生单元、Y方向地址产生单元和控制信号产生单元组成，利用像素时钟、帧有效信号FV、行有效信号LV等输入信号和事先存储在控制表单元中的控制字，产生X方向像素地址、Y方向像素地址和各部分的控制信号，X方向像素地址输入到X方向乘累加单元，Y方向像素输入到Y方向乘累加单元，同时向本装置中其余单元输出相应的控制信号。如图2所示，乘法器组单元由与像素输出通道数M相同个数的乘法器并联而成，同时完成M个像素值与像素地址的相乘运算。对应于非子孔径内部像素的地址均赋为0。乘法器可以利用组合逻辑实现，也可以利用可编程逻辑器件中集成的专用乘法器，并可根据不同的输出通道数设置相应数目的乘法器，适应不同图像传感器的处理要求。图3是累加单元的逻辑结构图。为了更清楚地说明累加单元的结构特点，本图所示图像传感器横向并行输出通道数M = 8，但是需要说明的是，本发明不仅限于这种情况， 而是可适用于输出通道数为其他值的情况。
如图3所示，累加单元由倒金字塔结构加法器组、累加器、累加与暂存结果加法器、中间结果暂存RAM四部分构成。倒金字塔结构加法器组的输入信号为乘法器组单元输出的M个像素值与M个像素地址对应相乘的M个乘积。加法器组由Iog2(M)层并联加法器组成流水线结构，各层加法器个数分别为Μ/2、Μ/4、Μ/8···1，。累加单元1中第一层加法器在对乘法结果两两相加之前，通过M个与门将乘法结果与像素控制字中的子孔径序号奇偶标志位相与，以保证本累加单元只对序号为奇数的子孔径的乘法结果进行累加，类似的在累加单元O中将子孔径序号奇偶标志位取反后与乘法结果相与。通过逐层相加的流水线操作，最终得到一个像素时钟内并行输入的M个乘法结果中同属一个子孔径的乘法结果的和，并将求和结果输出至累加器。累加器对当前像素行中对应一个子孔径的乘法结果进行累加，累加完毕后将结果输出至后续的累加与暂存结果加法器，并将累加器清零。累加与暂存结果加法器的输入信号为累加器的输出和中间结果暂存RAM的输出， 输出信号作为中间结果暂存RAM的输入，其功能在于将本子孔径在当前像素行的累加结果与中间结果暂存RAM中暂存的该子孔径前面若干个像素行的累加结果相加，并根据Y方向地址判断是否已完成该子孔径的累加若Y方向地址未达到最大值，则将相加结果存入 RAM，在下一行有效乘法结果到来时继续累加；若Y方向地址已经达到最大值，表明当前像素行已经是该子孔径行对应的最后一行像素，则将该子孔径乘累加的最终结果输出至后续的除法单元，同时将输出赋零，实现对中间结果暂存RAM的清零操作。中间结果暂存RAM的地址数与所有子孔径行中最大子孔径数目对应，用于暂存每个子孔径的累加中间结果。运算时，将存储的中间结果输出至累加与暂存结果加法器，并将加法器的输出结果存入RAM中覆盖先前输出的中间结果。图4是乘累加单元的工作时序示意图。设每个像素时钟同时输出8个像素，子孔径横向宽度为18个像素，像素Pl至P18属于当前子孔径，像素P19、P20属于两个子孔径之间的间隔部分，像素P21至P24属于下一个子孔径。地址Xl至X24分别为像素Pl至P24对应的像素地址，其中不属于子孔径的像素地址X19和X20等于0。乘法器同时对8个像素值和像素地址进行相乘，乘法结果同时送到累加单元1和累加单元0，不同的累加单元根据子孔径奇偶标志位选择对应的乘法结果完成累加。设当前子孔径为奇数子孔径，子孔径奇偶标志位为1就表示该像素属于当前子孔径，对应该像素的乘法结果在下面所示的累加单元中完成累加。对应像素P17至P24的子孔径奇偶标志位为OxCO，则只有对应像素P17和P18的乘法结果在加法器1-1中相加，加法器1-2、1-3、1-4的输入都为0。加法器3-1的输出A31(n)即为一个像素时钟并行输出的8个像素乘法结果的和， 再通过累加器对属于当前子孔径的A31 (η)进行累加。Ro (m)是中间结果暂存RAM的输出值，表示当前子孔径在前面已经输出的像素行中的累加结果，若当前像素行不是子孔径的最后一行像素，则将Ri(m) =Ro(m)+Acc (η)送入暂存RAM中，若子孔径运算已完成，则将Ro (m)+Acc (η)的值作为乘累加结果输出，并将Ri (m)赋零。如图5所 示是控制表单元的逻辑结构图。控制表单元由存储控制表的一块双口 RAM和RAM控制单元两部分组成。为节省存储空间，RAM中只存储哈特曼子孔径对应的有效像素行中每个像素的控制字。每个RAM地址对应内容为一个像素时钟内并行输出的M个像素对应的M个控制字， 每个像素的控制字包括X方向地址，Ibit的像素有效标志位，Ibit子孔径序号奇偶标志位。 假设有效像素行数为K，每行有L个像素，每个像素X方向地址为N bit,则RAM的地址数为 KXL/M，每个地址对应的宽度为(N+1+1)XM bit。双口 RAM的Port A用于输出控制表内容，Port B用于在线对RAM中存储内容进行修改。RAM控制单元的作用在于根据帧有效信号FV、行有效信号LV、Y方向像素地址以及外部对控制表的更新命令，产生RAM地址和控制信号，控制RAM输出对应当前输出像素的控制字，同时可以接收外部输入更新指令，在输出同时在线更改RAM中控制字内容。如图6所示是Y方向地址产生单元的逻辑结构图。Y方向地址产生单元由子孔径开始计数器、子孔径结束计数器和Y方向地址计数器组成。子孔径开始计数器从一帧图像开始，对像素同步信号中的行有效信号LV进行计数，到子孔径开始的前一行像素结束计数，将计数值清零，并输出一个开始信号到Y方向地址计数器。子孔径结束计数器从一帧图像开始对像素同步信号中的帧有效信号LV进行计数，到属于子孔径的最后一行像素结束，输出结束信号到Y方向地址计数器，并将计数值清零。Y方向地址计数器接收到子孔径开始计数器发送的开始信号后开始对LV计数，若哈特曼子孔径大小为NXN个像素，那么Y方向地址计数器计数至N后即重新从头计数，其输出结果就作为像素的Y方向地址。Y方向地址计数器接收到子孔径结束计数器发送的结束信号，就停止计数并将计数值清零。本发明未详细阐述部分属于本领域的公知技术。
权利要求
1.一种哈特曼波前传感器质心运算的流水线装置，其特征在于包括x方向乘累加单元、Y方向乘累加单元、像素值累加单元、X方向除法单元、Y方向除法单元、地址和控制单元，整个装置采用像素时钟作为全局时钟，其中X方向乘累加单元用于计算整个子孔径内的像素值经X方向地址加权后的加权和 Σ χ □ I，其中χ表示像素在子孔径内的X方向地址，I表示像素值；Y方向乘累加单元用于计算整个子孔径内的像素值经Y方向地址加权后的加权和Σ y□ I，其中y表示像素Y方向地址，I表示像素值；X方向乘累加单元和Y方向乘累加单元结构相同，都包括一个乘法器组单元和两个结构相同的累加单元，M个像素值和对应的M个像素地址进入乘法器组单元完成相乘，输出的M个乘法结果根据像素所属子孔径序号的奇偶不同，分别进入对应的累加单元，在累加单元内完成属于同一个子孔径的乘法结果的累加，交替输出累加结果；像素值累加单元，用于计算整个子孔径内的像素值的累加和Σ I，它由两个结构相同的累加单元组成，像素值根据像素所属子孔径序号的奇偶不同，分别进入对应的累加单元完成属于同一个子孔径的像素值的累加，两个累加单元交替输出累加结果；X方向除法单元和Y方向除法单元分别用于计算X方向和Y方向质心，二者结构相同， 均由一个单独的除法器组成；X方向除法单元的两个输入信号分别为乘累加单元输出的像素值与X方向像素地址相乘后的累加和Σ χ □ I以及像素值累加和Σ I，输出X方向质心运算结果Σ χ DI/Σ I，类似的，Y方向除法单元输出Y方向质心运算结果Σ y □ I/ Σ I ；地址和控制单元用于产生X方向像素地址、Y方向像素地址和各部分的控制信号，该单元输入信号为像素时钟，帧有效信号FV、行有效信号LV以及外部对控制表的更新命令， 输出X方向像素地址和X方向累加单元控制信号到X方向乘累加单元，输出Y方向像素地址和Y方向累加单元控制信号到Y方向乘累加单元，输出像素值累加单元控制信号到像素值累加单元，分别输出X方向除法器控制信号和Y方向除法器控制信号到X方向除法单元和Y方向除法单元。
2.根据权利要求1所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述乘法器组单元由与同时输出像素数M相同个数的的M个并联乘法器构成，同时进行M个像素值和M个像素地址的对应相乘运算。
3.根据权利要求1所述的哈特曼波前传感器质心运算的流水线装置，其特征在于Χ方向乘累加单元和Y方向乘累加单元中两个结构相同的累加单元分为累加单元1和累加单元0，用于对乘法器组单元输出的相乘结果进行累加和暂存，最终输出整个子孔径内经像素地址加权后的像素值和；累加单元1专门对子孔径行内奇数序号子孔径的乘法结果进行累力口，累加单元0专门对偶数序号子孔径进行累加。
4.根据权利要求3所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述累加单元1或累加单元0由倒金字塔结构加法器组、累加器、累加与暂存结果加法器、中间结果暂存RAM四部分构成，倒金字塔结构加法器组的输入信号为乘法器组单元输出的M 个乘法结果，逐层进行两两相加后输出相加结果到累加器，累加器对当前像素行中属于同一子孔径的乘法结果累加完毕后，将累加结果输出至累加与暂存结果加法器，该加法器的另一个输入信号为中间结果暂存RAM的输出，加法器的结果输出至中间结果暂存RAM的输入端。若该子孔径的累加运算已完成，加法器的加法结果作为该子孔径累加结果输出，并将输出到中间结果暂存RAM的值置零。
5.根据权利要求4所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述倒金字塔结构加法器组由lo&(M)层并联加法器组成流水线结构，各层加法器个数分别为Μ/2、Μ/4、M/8··· 1，其中第一层加法器在对乘法结果分别两两相加之前，通过M个与门将乘法结果与像素控制字中的子孔径序号奇偶标志位相与，以保证本累加单元只对序号为奇数或偶数的子孔径的乘法结果进行累加；通过逐层相加的流水线操作，最终得到一个像素时钟内并行输入的M个乘法结果中同属一个子孔径的乘法结果的和。
6.根据权利要求4所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述的累加器对当前像素行中对应一个子孔径的乘法结果进行累加，累加完毕后将结果输出至后续的累加与暂存结果加法器，并将累加器清零。
7.根据权利要求4所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述累加与暂存结果加法器将本子孔径在当前像素行的累加结果与中间结果暂存RAM中暂存的该子孔径前面若干个像素行的累加结果相加，并根据Y方向地址判断是否已完成该子孔径的累加若Y方向地址未达到最大值，则将相加结果存入RAM，在下一行有效乘法结果到来时继续累加；若Y方向地址已经达到最大值，表明当前像素行已经是该子孔径行对应的最后一行像素，则将该子孔径乘累加的最终结果输出至后续的除法单元，同时将输出赋零，实现对中间结果暂存RAM的清零操作。
8.根据权利要求4所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述的中间结果暂存RAM的地址数与所有子孔径行中最大子孔径数目对应，用于暂存每个子孔径的累加中间结果；运算时，将存储的中间结果输出至累加与暂存结果加法器，并将加法器的输出结果存入RAM中覆盖先前已输出的中间结果。
9.根据权利要求1所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述像素值累加单元由两个结构相同的累加单元构成，这两个累加单元与乘累加单元中的累加单元结构相同，分别对属于奇数序号子孔径和偶数序号子孔径的像素值进行累加。
10.根据权利要求1所述的哈特曼波前传感器质心运算的流水线装置，其特征在于所述地址和控制单元包括控制表单元、X方向地址产生单元、Y方向地址产生单元和控制信号产生单元；控制表单元用于存储所有子孔径所在行的像素控制字，输入信号为像素时钟、 帧有效信号FV、行有效信号LV、Y方向像素地址以及外部对控制表的更新命令，输出对应当前像素的控制字；X方向地址产生单元输入信号为像素时钟和像素控制字，输出对应当前像素的X方向像素地址至X方向乘累加单元；Y方向地址产生单元输入信号为像素时钟、帧有效信号FV和行有效信号LV，输出对应当前像素行的Y方向像素地址至Y方向乘累加单元、控制表单元和控制信号产生单元；控制信号产生单元输入信号为像素时钟、帧有效信号 FV、行有效信号LV、像素控制字和Y方向像素地址，对X方向乘累加单元、Y方向乘累加单元、像素值累加单元、X方向除法单元、Y方向除法单元分别输出相应的控制信号。
全文摘要
一种对具有靶面像素横向多通道并行输出特点的图像传感器进行哈特曼波前传感器一阶矩质心运算的流水线装置，它包括X方向乘累加单元、Y方向乘累加单元、像素值累加单元、X方向除法单元、Y方向除法单元、地址和控制单元。其中X方向乘累加单元和Y方向乘累加单元结构相同，包括一个乘法器组单元和两个结构相同的累加单元；像素值累加单元由两个结构相同的累加单元组成；X方向除法单元和Y方向除法单元结构相同，由一个单独的除法器组成；地址和控制单元由控制表单元、X方向地址产生单元、Y方向地址产生单元和控制信号产生单元组成。本发明构成了对多通道并行输出的多个像素同时进行质心运算的流水线，每帧图像的质心运算延时仅为最后一个时钟输出像素的计算延时，同时还可以方便地根据像素并行输出的通道数调整运算单元的数量，从而适应于不同输出通道数的图像传感器。
文档编号G01J9/00GK102169020SQ20101059312
公开日2011年8月31日 申请日期2010年12月8日 优先权日2010年12月8日
发明者王少白, 王春鸿, 饶长辉 申请人:中国科学院光电技术研究所
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