专利名称：于测试作业模式期间用于保障集成电路上数字信息安全的方法与设备的制作方法
技术领域：
本发明一般而言是关于集成电路(ICs)与集成电路的各种作业模式，如包含可测 试性设计(DFT)模式的测试模式，并且进一步关于该集成电路内所含有的加密金钥、密码 及其它信息，更详而言的，是关于避免通过将IC作业于DFT或类似的测试模式来存取该加 密金钥、密码及其它信息的方法与设备。
背景技术：
保护电子装置作业所需的数字内容与其它信息经常求助于储存于集成电路(IC) 上各个位置的加密金钥与密码。非经授权使用者以外的某人或甚至经授权使用者本人对 金钥的存取皆可能造成版权经保护或经其它方式保护的数字内容被偷窃或侵占。此外，经 保护的数字内容或其它机密信息经常经过解码或使用前述加密金钥进行解密，并且由该IC 暂时储存在内存或寄存器位置内。对该内存或寄存器进行存取亦可能导致内容遭到未经授 权的使用者偷窃或侵占。目前流行以不正当方式得到经保护的数字内容，其中未经授权的主体可能意图通 过存取IC内部的寄存器与内存而对IC层次上经保护的数字内容进行存取。这些攻击是利 用IC设计本身并且意图合并利用IC测试特征，如现有技术为”可测试性设计”(DFT)模式 的作业模式。因此，可测试性设计攻击已造成信息安全领域的新观点并且对IC的各个部分 (如静态随机存取内存(SRAM)、只读存储器(ROM)、可编程只读存储器(PR0M)、寄存器以及 触发器，但不限于此)产生威胁。近期所提出的方法已经意图保护寄存器与栓锁免于受到DFT攻击的威胁。此类近 期所提出的一种用于保护寄存器的方法是列举出，，与机密有关的(secret-bearing)，，寄存 器并且将其自该DFT程序排除。然而，此方法具有多个缺点。首先，通过排除寄存器，将降 低DFT的测试涵盖率(test coverage)并且降低整体IC的良率。第二，容易出错，因为需 要设计者确认并且自该DFT程序手动移除该”与机密有关的”寄存器，且可能难以或甚至不 可能准确地确认该与机密有关的特定寄存器。第三，该方法假设仅该寄存器含有机密信息， 而内存没有。另一种经提出的方法是以混乱为基�。渲校煌拇嫫鞯哪谌菀晕彼婊� (pseudo-random)形式多任务合并在一起(multiplex together)。此方法亦具有缺点，其 需要特殊的DFT算法，但工业标准计算机辅助设计(CAD)工具不支援该算法。此方法的第 二个缺点是其依赖混乱，但可能面临坚决的黑客通过反向工程(reverse-engineering)进行挑战。因此，亟需能够用于保障经保护的信息免于受到未经授权使用者采用IC作业模 式攻击(如可测试性设计攻击(Design-for-Test attack)或利用IC测试模式的类似攻 击)进行存取的方法。
发明内容
本说明书中所揭露的各个实施例皆用于保护集成电路上机密信息，避免利用该集 成电路的测试模式作业进行存取。举例而言，本说明书中所揭露的各个实施例皆保护该集 成电路免于可测试性设计(DFT)所造成的冲击。该等实施例使得储存在寄存器或者栓锁、 RAM中的暂时性机密、储存在只读存储器(ROM)中的永久机密、及/或储存在可编程只读存 储器(PROM)(如芯片上保险丝)中的永久机密皆可获得保障。本说明书中所揭露的一种保障集成电路上信息安全的方法，包含进入测试模式， 并且在接收测试模式命令之前重置一组寄存器的各个寄存器，以响应进入该测试模式作 业。该方法可进一步包含接收进入扫描模式的命令；组构该组寄存器进入至少一个扫描 链；执行扫描作业；接收退出该扫描模式的命令；响应接收该退出该扫描模式的命令并且 在进入功能模式之前，经由测试控制逻辑电路重置该组寄存器的各个寄存器。该重置方法 可由该装置内的功能重置控制器经由重置命令所提供。该方法可进一步包含重置触发器， 并且亦可包含将已知的位组合模式(bit pattern)写入至随机存取内存(RAM)的所有位 置，以响应进入该测试模式作业，并且在起初阻挡RAM读取命令之后，并且在之后写入该已 知的位组合模式之后允许后续的RAM读取命令另一种保障集成电路上信息安全的方法，包含进入测试模式作业；响应进入该 测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能模式作业中；以 及响应判断该集成电路在进入该测试模式作业之前是作业于该功能模式作业中，当在该测 试模式作业中时，阻挡随机存取内存(RAM)读取命令。该方法亦可包含判断该集成电路在 进入该测试模式作业之前是作业于该功能模式作业中，还包含响应进入该测试模式作业， 判断一组寄存器含有经加密的数据，该组寄存器是自扫描链组构脱离。另一种保障集成电路上信息安全的方法，包含进入测试模式作业；接收只读存 储器(ROM)读取命令；将来自多个ROM地址位置的数据写入至加密逻辑电路，以响应接收 该ROM读取命令；以及将该加密逻辑电路的加密逻辑电路输出写入至测试控制逻辑电路， 该加密逻辑电路输出代表来自该多个ROM地址位置的数据。该方法可进一步包含将来自该 多个ROM地址位置的数据写入至加密逻辑电路，还包含将来自该多个ROM地址位置的数据 写入至多重输入位移寄存器(MISR)，以响应接收该ROM读取命令；以及将MISR输出写入至 该测试控制逻辑电路，该MISR输出代表来自该多个ROM地址位置的数据。另一种保障集成电路上信息安全的方法，包含进入测试模式作业；在进入该测 试模式作业之后，接收可编程只读存储器(PROM)读取命令，该PROM读取命令明确指出读 取地址；判断该读取地址指向机密信息；以及提供有利的输出型样，以响应该PROM读取命 令。该方法可进一步包含判断该读取地址指向机密信息，还包含读取至少一个PROM地址 位置，其中，该PROM地址位置能够确认机密信息是储存在该PROM内何处，并且将该PROM地 址位置储存在PROM保护寄存器中。
另一种保障集成电路上信息安全的方法，包含进入测试模式作业；响应进入该 测试模式作业并且在接收测试模式命令之前，重置一组寄存器的各个寄存器；响应进入该 测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能模式作业中；当 在该测试模式作业中时，阻挡随机存取内存(RAM)读取命令，以响应判断该集成电路在进 入该测试模式作业之前是作业于该功能模式作业中；接收只读存储器(ROM)读取命令；将 来自多个ROM地址位置的数据写入至加密逻辑电路，以响应接收该ROM读取命令；将该加密 逻辑电路的加密逻辑电路输出写入至测试控制逻辑电路，该加密逻辑电路输出代表来自该 多个ROM地址位置的数据；在进入该测试模式作业之后，接收可编程只读存储器(PROM)读 取命令，该PROM读取命令明确指出读取地址；判断该读取地址指向机密信息；以及提供有 利的输出型样，以响应该PROM读取命令。本说明书中揭露一种集成电路，包含测试控制逻辑电路，是用以将该集成电路组 构进入测试模式并且当在该测试模式中时控制该集成电路；一组寄存器；以及功能重置控 制器，是连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试控制逻辑电路 的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的命令。该集成 电路测试控制逻辑电路可进一步用以接收进入扫描模式的命令；将该组寄存器组构进入 至少一个扫描链，以响应该进入该扫描模式的命令；在该至少一个扫描链上执行扫描作业； 接收退出该扫描模式的命令；以及响应接收该退出该扫描模式的命令并且在进入功能模式 之前，重置该组寄存器的各个寄存器。本说明书中所揭露的另一种集成电路，包含至少一个随机存取内存(RAM)；测试 控制逻辑电路，是连接至该至少一个RAM，该测试控制逻辑电路是用以将该集成电路组构 进入测试模式并且当在该测试模式中时控制该集成电路；响应进入该测试模式，判断该集 成电路在进入该测试模式之前是作业在功能模式中；以及响应判断该集成电路在进入该测 试模式之前是作业在该功能模式中，当在该测试模式中时，阻挡RAM读取命令。该集成电 路可进一步包含一组寄存器，是连接至该测试控制逻辑电路，该组寄存器是自该测试模式 的扫描链组构脱离，且该测试控制器是进一步用以通过判断该组寄存器含有经加密的数 据来判断该集成电路在进入该测试模式之前是作业在该功能模式中，以响应进入该测试模 式。本说明书中所揭露的另一种集成电路，包含至少一个只读存储器(ROM)；加密逻 辑电路；以及测试控制逻辑电路，是连接至该至少一个ROM以及该加密逻辑电路，该测试控 制逻辑电路是用以将该集成电路组构进入测试模式；接收ROM读取命令；将来自多个ROM 地址位置的数据写入至该加密逻辑电路，以响应接收该ROM读取命令；以及将该加密逻辑 电路的加密逻辑电路输出写入至测试控制逻辑电路，该加密逻辑电路输出代表来自该多个 ROM地址位置的数据。该集成电路加密逻辑电路可进一步包含至少一个多输入位移寄存器 (MISR)，是连接至该测试控制逻辑电路，且该测试控制逻辑电路可进一步用以将来自该多 个ROM地址位置的数据写入至该至少一个MISR，以响应该ROM读取命令，并且将MISR输出 写入至该测试控制逻辑电路，该MISR输出代表来自该多个ROM地址位置的数据。本说明书中所揭露的另一种集成电路，包含至少一个可编程只读存储器 (PROM)；测试控制逻辑电路，是连接至该至少一个PR0M，该测试控制逻辑电路是用以将该 集成电路组构进入测试模式并且当在该测试模式中时控制该集成电路在进入该测试模式
9之后，接收可编程只读存储器(PROM)读取命令，该PROM读取命令明确指出读取地址；判断 该读取地址指向机密信息；以及提供有利的输出型样，以响应该PROM读取命令。该集成电 路可进一步包含PR0M存取逻辑电路，是连接至该至少一个PROM ；PROM保护寄存器，是连接 至该至少一个PROM与该PROM存取逻辑电路；PROM保护寄存器控制器，是连接至该PROM保 护寄存器、该至少一个PR0M、以及该测试控制逻辑电路；且该测试控制逻辑电路可进一步 用以通过传送控制信号至该PROM存取逻辑电路来判断该读取地址指向机密信息，该PROM 存取逻辑电路是用以读取至少一个PROM地址位置，该PROM地址位置能够确认机密信息是 储存在该I3ROM内何处，并且将该PROM地址位置储存于PROM保护寄存器中。本说明书中所揭露的另一种集成电路，包含测试控制逻辑电路，是用以将该集成 电路组构进入测试模式并且当在该测试模式中时控制该集成电路；一组寄存器；功能重置 控制器，是连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试控制逻辑电 路的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的命令；至少 一个随机存取内存(RAM)，是连接至该测试控制逻辑电路；至少一个只读存储器(ROM)，是 连接至该测试控制逻辑电路；加密逻辑电路，是连接至该测试控制逻辑电路；以及至少一 个可编程只读存储器(PROM)，是连接至该测试控制逻辑电路，其中，该测试控制逻辑电路是 进一步用以响应进入该测试模式，判断该集成电路在进入该测试模式之前是作业在功能 模式中；响应判断该集成电路在进入该测试模式之前是作业在该功能模式中，当在该测试 模式中时，阻挡MM读取命令；接收ROM读取命令；将来自多个ROM地址位置的数据写入至 该加密逻辑电路，以响应接收该ROM读取命令；接收该加密逻辑电路的加密逻辑电路输出， 该加密逻辑电路输出代表来自该多个ROM地址位置的数据；在进入该测试模式之后，接收 可编程只读存储器(PROM)读取命令，该PROM读取命令明确指出读取地址；判断该读取地址 指向机密信息；以及提供有利的输出型样，以响应该PROM读取命令。
第1图是依据实施例的集成电路的方块图；第2图是依据实施例在测试模式中且具有扫描链的集成电路的方块图；第3图是用于保护寄存器数据的实施例的作业方法的流程图；第4图是依据实施例提供用于保护寄存器数据的方法的进一步细节的流程图；第5图是显示保护遍及集成电路各个位置的数据并且用于第5图的寄存器与RAM 的实施例的作业细节的流程图；第6图是显示延续第5图保护遍及集成电路各个位置的数据的实施例的作业细节 并且用于保护PROM的流程图；第7图是显示延续第5图保护遍及集成电路各个位置的数据的实施例的作业细节 并且用于保护RAM的流程图；第8图是显示延续第5图保护遍及集成电路各个位置的数据的实施例的作业细节 并且用于保护ROM的流程图；第9图是显示用于保护RAM的替代实施例的作业细节的流程图；第10图是描绘用于保护RAM的实施例作业的流程图；第11图是描绘用于保护RAM的实施例的额外细节的流程图；。
第12图是依据实施例的集成电路I3ROM保护的方块图；第13图是依据第12图所示的实施例描绘作业方法的流程图；第14图是依据实施例的集成电路ROM保护的方块图；第15图是依据第14图所示的实施例描绘作业方法的流程图；第16图是描绘用于保护ROM的替代实施例的方法；以及第17图是依据实施例显示集成电路的作业方法的流程图。
具体实施例方式现请参照该等附加图式，其中类似的编号代表类似的零件，第1图是依据实施例 的例示集成电路(IC) 100的方块图。该IC 100可并入电子装置101中，该电子装置101可 为任何适合的电子装置(如经由天线103进行通讯的无线通讯装置、PDA、平板计算机、桌上 型计算机等，但不限于此)。该集成电路100内部的电路系统可分类成两个逻辑区块功能 区块104与测试区块105。该功能性区块104包含该IC 100正常作业所需的所有的电路系 统及/或零件，例如功能性方块133至功能性方块135、以及各种内存。该等功能性方块 133至135可包含各种寄存器、触发器、栓锁、及/或该IC 100作业所需的逻辑间。该等内 存可包含随机存取内存(Random Access Memories ；RAM)(如静态RAM内存123)、只读存储 器(ROMs) 125、以及可编程 ROMs (PROMs) 127。功能重置控制器107是连接至多个功能性方块133至135，且是用以透过逻辑结构 (如现有技术的重置树109)将重置信号提供至该功能性区块104内的所有功能性方块。举 例而言，该重置信号可用以抹除该等功能性方块133至135的各个寄存器的内容，并且强制 各个寄存器的状态为可由该IC 100设计者判断的已知数值。该功能重置控制器将该重置 信号是施加至该重置树109达足够长的持续期间，以在开始作业之前重置所有的寄存器。该等功能性方块133至135、以及所包含的任何对应的寄存器、触发器、栓锁等，皆 连接至对应的时钟(未显示)，用于提供时序信号至该等功能性方块。该等时钟可进一步连 接至各个时钟树(clock tree) 136，该时钟树136是进一步连接至时钟控制器137。该时钟 控制器137是存在该功能性区块104内，用以产生及/或将多个不同的时钟信号路由至该 集成电路100的所有同步的零件，以确保适当的作业并且通过提供同步化信号而对连接至 该等时钟树136的所有时钟信号进行同步。在一些实施例中，该时钟控制器137与时钟树 136亦可作业在该测试区块105中。该集成电路100包含写入功能性输入板119与读取功能性输出板121，分别用于接 收数据并且输出数据。该等写入功能性输入板119与该等读取功能性输出板121可连接至 该电子装置101的额外内部电路系统(未显示)，其中该内部电路系统可在该电子装置101 的实体连接端口(实体connection port)提供输入与输出，使得该集成电路100可自外部 连接读取数据或将数据写入至外部连接。在一些实施例中，该集成电路100可经由该等写 入功能性输入板119与该等读取功能性输出板121直接连接至该电子装置101的实体输入 /输出连接。该集成电路100中的测试区块105在一些实施例中可能符合可测试性设计(DFT) 作业模式，各种其它零件是主动的，这些其它零件在正常的集成电路100作业期间可能无 法作业。举例而言，该测试区块105包含测试控制逻辑电路106，该测试控制逻辑电路106是用以将该集成电路100组构进入测试模式，并且当在该测试模式中时控制该集成电路100。 该测试控制逻辑电路106经由一个或多个控制线115控制该测试区块105，该测试控制逻辑 电路106可在该等控制线115上传送命令并接收来自该功能性区块104的各个零件(如包 含各种寄存器、触发器、栓锁、逻辑闸等的功能性方块133至135，但不限于此)的响应。该 测试控制逻辑电路106亦经由时钟控制信号线139连接至该时钟控制器137，并且用以传送 命令(激活与停止各个时钟)至该时钟控制器137，造成该时钟控制器137响应提供或抑制 同步化时钟信号(synchronization clock signal)至所有连接至该时钟树136的时钟。该测试控制逻辑电路106是连接至测试控制信号输入与输出端口 117，该测试控 制信号输入与输出端口 117对应该集成电路100的一个或多个接脚。该测试控制信号输入 与输出端口 117可为DFT输入埠与输出埠。该测试控制信号输入与输出端口 117可进一步 连接至该电子装置101上对应的连接器(connector)，以对测试功能性提供存取。然而，在 一些实施例中，必须直接存取该集成电路100本身或者该电子装置101内部与该集成电路 100合并的电路板，以与该测试控制信号输入与输出端口 117介接。因此，在任何实施例中， 潜在威胁在于恶意使用者(malicious user)或黑客可能意图通过存取该测试控制信号输 入与输出端口 117来存取该测试控制逻辑电路106。换言的，在一些情况下，黑客为了能够 存取该集成电路100测试功能，可能必须局部地拆卸电子装置101。本说明书中所揭露的各 种实施例阻碍了黑客对该测试控制逻辑电路106的任何类型存取(例如拆卸装置或者透 过实体连接存取)。该测试控制逻辑电路106可包含一个或多个测试控制器(TC)(例如TC 108)，并 且可进一步包含一个或多个内存测试控制器(MTC)(例如MTC 110)。在一些实施例中，该 一个或多个内存测试控制器(如MTC 110)可位于该功能性区块104内部。该测试控制逻辑 电路具有多条控制线129，用于传送命令至该等内存(包含RAM 123,ROM 125及PROM 127) 以及接收来自该等内存的数据。在一些实施例中，该MTCllO将利用该等控制线1 与该等 内存的其中一者或多者进行沟通，并且可传送各种测试命令至该等内存并且自该等内存接 收测试输出。应了解到第1图与所有其它图式所揭示的内容皆仅仅作为例示，是用于对熟习本 领域者描述并且说明如何制作与使用本说明书中所揭露的各种实施例。因此，本说明书中 所提供的第1图与所有其它图式是限定在所示用以辅助熟习本领域者了解如何制作与使 用各种实施例的必须组件、零件等，并非意图完全示意与本说明书实施例合并的例如任何 IC或任何电子装置。因此，熟习本领域者将了解到IC及/或电子装置可包含该IC及/或 电子装置作业所需的各种其它组件、零件等。再者，熟习本领域者将了解到与第1图相关的 测试区块105与功能性区块104可能同样包含第1图及/或其它图式未显示的其它方块、组 件、零件等，而熟习本领域者将了解到可存在用于使该IC适当作业所需的任何此类方块。在该集成电路100的正常作业期间，该测试控制逻辑电路106、以及任何TCs与 MTCs (如TC 108与MTC 110)是非主动的(inactive)且并未干扰该集成电路100功能性区 块104的作业。然而，当使用者激活该集成电路100的测试模式并且因而激活该测试区块 105时，该集成电路100(包含例如测试控制逻辑电路106、TC108、MTC 110、及任何其它的 TCs与MTCs)的测试功能是经激活。该测试作业模式可为例如该集成电路100的可测试性 设计(DFT)作业模式。当该集成电路100的此类测试功能经激活时，该集成电路100称为
12在”测试模式”中。因此，当集成电路100在测试模式中时，该测试区块105是主动的(active)。该等 实施例的测试控制逻辑电路106是经由测试重置命令线113连接至该功能重置控制器107。 该功能重置控制器107是用以经由测试重置命令线113接收测试重置命令(Test Reset Command)，并且将该测试重置命令提供至稍后将说明的功能性方块133至135的寄存器与 触发器。当该集成电路100在该测试模式中时，使用者可经由该测试控制信号输入与输出 端口 117命令该测试控制逻辑电路106在该集成电路100的内部电路系统上执行各种测 试。举例而言，该等关键DFT测试的其中一者是现有技术的”扫描测试(Scan Test ;ST) ”。 为了掌控扫描测试Gcan Test)，该测试控制逻辑电路106将重新将该集成电路100内所有 的寄存器与其它逻辑电路组构进入一个或多个”扫描链(Scan Chains)”。在此种组构下， 该集成电路100称为在”扫描模式(kan Mode) ”中。第2图描绘当经组构于扫描模式中时并且具有一个或多个扫描链(如扫描链201) 的集成电路100。该等扫描链(如扫描链201)是由各种寄存器203及/或其它对应的逻辑 电路205所构成。该逻辑电路205可包含例如触发器或其它逻辑组件。在一些实施例中， 该等MTC(如MTC 110)亦可被强制成为部分该扫描链组构。在扫描模式期间，测试数据是通过透过该功能性输入板119将新数据移位并且透 过该功能性输出板121读出寄存器数据而传递进入该集成电路100。因此，本发明所预期 可能危及该集成电路100寄存器203所储存的机密的攻击方向可包含1)重置该集成电 路100并且作业在功能模式中，直到机密存在该集成电路100寄存器203、或其它逻辑电路 (如触发器、栓锁等)内为止；2)将该集成电路100切换至测试模式并且接着切换至扫描模 式；3)在进入测试模式之前读取离去的位串流(stream of bits)以及含有该集成电路100 寄存器203的内容的功能性输出板121 ；以及4)自该离去的位串流萃取寄存器203固有的 机密。本发明所预期可能危及该集成电路100寄存器203所储存的机密的第二种攻击方 向可包含1)重置该芯片并且作业在功能模式中，直到机密存在该集成电路100寄存器203 内为止；2)将该集成电路100切换至测试模式并且接着切换至扫描模式；3)透过该功能性 输入板116引入寄存器组构，使得该等寄存器203的最终内容禁能该功能模式的安全特征； 4)使该集成电路100回到功能模式中；以及5)利用经降低的安全状态存取该集成电路100 寄存器203与内存(RAM 123, ROM 125、及PROM 127)内的机密。各个实施例皆使得这两种通过在进入扫描模式之前重置所有寄存器的预期攻击 方向无效，且在一些实施例中，亦可能在退出扫描模式之后，但是在进入功能模式之前。该 等实施例的测试控制逻辑电路106是负责该集成电路100进入与退出扫描模式。当该集成 电路100是处在测试模式中时，该测试控制逻辑电路106将等待外部命令(例如来自该测 试控制信号输入与输出端口 117)以进入扫描模式并且将该集成电路100组构进入扫描链 (如扫描链201)。此时，在将该集成电路100组构进入扫描链之前，该测试控制逻辑电路106将传送 命令至该时钟控制器137，以激活所有的时钟同步化信号，并且接着将测试重置命令经由测 试重置命令线113传送至该功能重置控制器107。该功能重置控制器107将于该重置树109
13上传送重置命令并且重置该集成电路100中所有寄存器以作为响应。此重置亦可包含重置 所有栓锁、触发器以及可储存状态数据的任何其它逻辑组件。在重置之后，该测试控制逻辑电路106继续将该集成电路100置于扫描模式中，如 第2图所示，以将该集成电路100设置进入一个或多个扫描链(如扫描链201)。该测试控 制逻辑电路106接着等待另一个外部命令，例如使集成电路100回到功能模式中的命令。 在一些实施例中，该测试控制逻辑电路106在集成电路100中执行另一个重置所有寄存器 203与其它逻辑电路205，避免存取任何机密数据。如第1图所示，该测试控制逻辑电路106 可接着使该集成电路100回到功能模式中。第3图描绘所上所述的作业方法。在步骤301中，该集成电路进入测试模式作业， 并且(作为响应)在步骤303中重置一组寄存器的各个寄存器(例如该扫描链中所有寄 存器)。如步骤303所示，该重置是在该集成电路接收任何测试模式命令之前执行。依据实 施例，该测试控制逻辑电路106经由测试重置命令线113提供该重置。如第3图所示，可以各种不同的方式达成所有寄存器的重置。举例而言，该集成电 路100中可包含新的重置树(除了该重置树109以外)。对于此实施例而言，额外的重置树 将由该测试控制逻辑电路106所驱动。然而，此实施例需要在该集成电路中插入第二个重 置树，且重置树消耗大量的IC面积与功率。因此，在另一实施例中，该测试控制逻辑电路106可使用现存的重置树109(自该 功能重置控制器107发出)来执行所有集成电路寄存器的重置。在此实施例中，测试重置 命令信号是自该测试控制逻辑电路106经由该测试重置命令线113发出至该功能重置控制 器107。当该测试控制逻辑电路106确立该测试重置命令时，该功能重置控制器107在该重 置树109上发出重置至该IC内所有寄存器，以此清除该等寄存器的内容。因此，此实施例 排除了对于第二个重置树的需求，因而降低了整体IC的面积与复杂度。第4图依据第3图所示的实施例描绘方法的进一步细节，其中，该功能重置控制 器107是用以发出该重置命令。在步骤303中该重置之后，在步骤401中，该测试控制逻辑 电路106可经由测试控制信号输入与输出端口 117接收进入扫描模式的命令。在步骤403 中，该测试控制逻辑电路106可接着继续将寄存器组构进入一个或多个扫描链(如扫描链 201)。如步骤405所示，该测试控制逻辑电路106可继续允许执行扫描作业。倘若该测试 控制逻辑电路106如步骤407所示般接收退出扫描模式的命令，则该测试控制逻辑电路106 可再次传送测试重置命令至该功能重置控制器107，以造成该重置树109上所有寄存器的 重置。因此，在由于一些测试作业或其它原因造成任何寄存器含有机密信息的情况下，上述 实施例提供了额外的安全性手段。第5图依据一些实施例描绘进一步的作业细节。当该集成电路100如步骤501所 示进入测试模式时，该测试控制逻辑电路106可在时钟控制信号线139上传送时钟控制信 号至该时钟控制器137。该时钟控制器137将利用该时钟树136激活所有时钟同步化信号 至所有寄存器时钟以作为响应。在时钟同步化之后，该测试控制逻辑电路106可如步骤505 所示提供重置至该功能重置控制器107。该功能重置控制器107所提供的重置亦可提供重 置至该RAM 123 (如步骤507所示)，以清除RAM内容。此动作可通过例如将已知的位组合 模式写入至该RAM 123的所有内存位置而完成。倘若该测试控制逻辑电路106或MTC(如 MTC 110)能够独立自主地覆写所有RAM 123的内存位置，则该测试控制逻辑电路106(或一些实施例中的TC 108)等待该MTC 110完成该RAM覆写任务。然而，倘若该MTC 110—次 仅能够写入一个RAM 123内存位置，则接着该测试控制逻辑电路106的TC 108将发出写入 命令串流(stream ofwrite commands)，以强制该MTC 110覆写各个RAM 123的内存位置。该测试控制逻辑电路106接着可等待外部的进入扫描模式的命令，如步骤509所 示。倘若如步骤511所示接收该扫描模式命令，该测试控制逻辑电路106将使该集成电路 100处于扫描模式，且在步骤513中将使该寄存器连接进入一个或多个扫描链(如第2图所 示)。在步骤515中，该测试控制逻辑电路106可执行扫描作业。在一些实施例中，该扫描 作业可响应另一个命令或者可在测试模式组构的正常程序下完成。在步骤517中，该测试 控制逻辑电路106将等待退出扫描模式的命令，并且在步骤519中，将如先前所述在一些实 施例中再一次重置该等寄存器。该测试控制逻辑电路106接着可使得该集成电路100回到 功能模式，并且因此回到如第1图所示的功能性区块104。如步骤523所示，结束该等实施 例的寄存器保护方法。再者，一些实施例可异步地重置该等寄存器，也就是说，无须任何时钟。又或者，该 时钟控制器137接收到来自该测试控制逻辑电路106的时钟控制信号(如先前所述)的情 况下，可同步地重置该等寄存器。在测试模式期间，第5图所描绘的方法可与其它用于保障该集成电路100上数字 信息安全的额外方法串联使用，而这些方法是显示在第6、7、8、及9图。现在将说明这些用 于保障该集成电路100的其它部分上数字信息安全的额外方法。在测试模式中，外部使用者可通过传送适当命令至该测试控制逻辑电路106开始 测试该集成电路100，或者更具体地在一些实施例中，经由一个或多个测试控制器(如TC 108)传送命令至一个或多个内存测试控制器(如MTC 110)。一些MTC命令可能例如造成 该使用者在该读取功能性输出板121上读出RAM123的内容。因此，恶意使用者可利用例如 以下RAM测试攻击算法来读取RAM 123中所储存的机密1)重置该集成电路100并且作业 在功能模式中，直到机密存在该集成电路100内存123内；幻将该集成电路100切换至测 试模式；3)发出命令至一个或多个MTC(如MTC 110)，以读出RAM 123的内容；4)自该RAM 123的内容萃取RAM 123固有的机密。为了克服此类以RAM为基础的攻击，该等实施例在允许外部使用者存取该RAM的 任何内容之前清除该IC中所有RAM(例如集成电路100中的RAM 123)的所有内容。现在 将说明各种用于保护该RAM的实施例。第一实施例是显示在第5图的方块507中，其中，进入测试模式之后，该测试控制 逻辑电路106可清除所有内存。然而，清除整体RAM耗费时间且可能因此增加该集成电路 100的测试成本。因此，第7图所示的第二实施例无须完全清除该RAM，而仅有当该测试控 制逻辑电路106接收到有关读取内部RAM(如RAM 123)的命令时才清除该RAM。因此，在第7图的步骤703中，可接收来自外部使用者的命令，用于存取RAM或经 由MTC (如MTC 110)存取RAM。在接收该RAM存取命令之前，该测试控制逻辑电路106或 TC 108可能已经正常地处理所有与RAM无关的测试命令。然而，在接收到来自该外部使用 者的第一个与RAM有关的命令之后，该测试控制逻辑电路106发出内部命令至各个MTC (如 MTC 110)，以覆写具有已知型样的所有RAM 123内存位置。倘若该测试控制逻辑电路106 或MTC 110能够独立自主地覆写所有RAM 123内存位置，则该测试控制逻辑电路106接着
15等待该MTC 110完成其任务。因此，在步骤707中，倘若该RAM 123内存位置已经过覆写， 则可正常地处理任何后续的命令，如步骤711所示。然而，倘若在步骤707中该MTC 110 — 次仅能够覆写一个RAM 123内存位置，则在步骤709中该测试控制逻辑电路106将发出写 入命令串流，以强制该MTC 110覆写各个RAM 123内存位置。在步骤711中，该测试控制逻 辑电路106可接着继续处理第一个与RAM有关的测试命令。后续与RAM有关的测试命令是 经处理而无须再次清除该RAM 123。到目前为止，本说明书中所描述的实施例可在不考虑该集成电路100的先前状态 的情况下被执行。然而，在一些实施例中，在该IC产品测试期间，当该IC含有非动态产生 的机密时，可省略该等方法的其中一些，以缩减测试时间并因此降低该IC的成本。因此，用 于保护RAM的第三实施例是描绘在第2图与第9图，其中在IC产品测试期间，可省略该等 RAM保护方法。再者，在一些实施例中，可自IC产品测试省略该寄存器保护方法。第2图显示安全获得保障且机密的位移寄存器(Signature Register) 217群 组，虽然该位移寄存器217在一些实施例中是可重置的，但其未包含于任何扫描链中，因 而无法被扫描。该安全获得保障的位移寄存器217群组是插入在该集成电路100的功能 性区块104中。这些位移寄存器217可由该功能性区块电路系统(Functional Domain Circuitry) 211通过例如写入输入线(write input line) 213进行写入，并且可由该测试控 制逻辑电路106通过例如该读取线(read line) 215进行读取。。第9图描绘一种具有位移寄存器217的实施例的作业方法。在该集成电路100 经通电时，该位移寄存器217的数值是随机的且未知的。当该集成电路100如步骤901中 作业在功能模式中时，该集成电路100的功能性区块电路系统211(如步骤903所示)在 产生任何机密信息或自外界接收机密信息之前可将经预先判断的识别密码(Signature Password)写入该位移寄存器217中。每当在步骤905中致能测试模式时，该测试控制逻辑电路106检查该位移寄存器 217的数值，如步骤907所示。倘若该位移寄存器217在步骤909中含有经预先判断的识别 密码，则接着假设该RAM 123在步骤913中由在该功能模式作业而具有机密信息。该测试 控制逻辑电路106在步骤915中将因而拒绝接受外部测试命令与所有将被禁能的测试作业 (例如DFT作业)。然而，倘若在步骤909中不存在有该识别密码，则该测试控制逻辑电路 106可允许如步骤911所示的正常RAM123存取。为了重新激活有关RAM的测试控制逻辑电路106功能，必须移除并且接着重新施 加该集成电路100的电源。这种移除并还原供应至集成电路100的电源的程序将强制所有 寄存器与RAM的内容回到随机且未知的状态。维持该经预先判断的识别密码的位移寄存器 217的数量必须够高，以确保该寄存器经通电的数值等同该经预先判断的识别密码的可能 性非常低。虽然该实施例只是描述采用该位移寄存器217，但是依据实施例可使用经加密数 据的任何适当形式。第10图描绘一种依据实施例的方法，其中，该IC在步骤1001中进入测 试模式，并且在步骤1003中响应判断该IC在进入测试模式之前是作业在功能模式中。在 步骤1005中，由于该测试控制逻辑电路106基于步骤1003中的判断假设该RAM将具有机 密信息，故在测试模式中阻挡读取命令存取RAM。在第11图中，在在步骤1101中进入测试 模式之后，在步骤1103中判断一组寄存器含有经加密数据，其中，该组寄存器是自任何扫描链脱离。在步骤1105中，由于该测试控制逻辑电路106基于步骤1003中的判断假设该 RAM将具有机密信息，故在测试模式中阻挡读取命令存取RAM。在一些实施例中，可通过比 较该寄存器内容与事先已知的经加密数据可作出该寄存器含有经加密数据的判断，并且判 断该寄存器内容与事先已知的经加密数据相符。现在将说明用于保护PROM的实施例。芯片上可编程只读存储器(PROM)(如保险 丝)是用以储存各种金钥与机密IC确认信息。一般而言，PROM可透过外部IC板(如写入 功能性输入板119与读取功能性输入板121)以及经由多任务器(mux) 131进行存�。沟� 该PROM可于制造时被编程。然而，一旦完成此编程步骤，该PROM的内容必须无法被恶意使用者所读取。在测 试模式(如DFT模式)期间，必须不危及PROM的存取。如第1图所示，PROM直接连接至外 部板(功能性输入板119、121)，倘若攻击者能够在测试模式(如DFT模式)期间操控该功 能性输入板119的输入数值，则该I3ROM对于该攻击者而言是存在弱点的。第12图描绘用在集成电路100测试模式期间保护PROM 127内容的PROM保 护逻辑电路223的实施例。PROM是以异步方式进行读�。渲校梦恢玫刂�(location Address) 1211与控制信号1209(读取致能(read enable)与内存致能)是提供至该PROM 127。该PROM 127通过输出该读取数据信号线(Read Data signal line) 1215上的位置地 址的内容作为响应。在如上所述经该测试控制逻辑电路106开始重置的期间，该输入位置 地址1211与控制信号1209的数值是设计成用以读取该PROM 127中特定位置(例如位置 地址0)。倘若有的话，该位置的内容明确指出用在该PROM 127的不同区域的读取-存取规 则(read-access rule)。在重置期间，这些读取-存取保护规则是储存在该PROM保护寄 存器1203中。一旦移除重置，该PROM保护寄存器1203的内容即无法被更改。在测试模式 期间，在将该读取作业传递至该PROM 127之前，所有经使用者请求的读取作业是经该PROM 存取逻辑电路1201评估。倘若该PROM保护寄存器1203中所储存的数值指示用在读取存 取(Read Access)的使用者请求是对准经保护的位置，则该PROM存取逻辑电路1201拦截 该请求并且防止其传递至该PROM 127。第13图描绘作业方法，其中，该集成电路100在步骤1301中进入测试模式。在步 骤1303中，在测试模式之后接收PROM读取命令，其中，该PROM读取命令指定PROM位置地 址。在步骤1305中，判断该PROM读取命令所指定的地址位置(address location)指向机 密信息。接着可提供有利的输出(亦即，”垃圾数据(garbage data)”)以响应该PROM读 取命令，如步骤1307所示。第6图亦显示可与第5图所示方法并行操作的方法。因此，在步骤501中在进入 测试模式之后，该测试控制逻辑电路106发出重置命令，经由重置1207将该PROM存取逻辑 电路1201重置。如步骤605所示，该PROM存取逻辑电路1201读取PROM 127的地址(例 如位置地址0或其它任何含有不可读取与机密的地址识别的地址)以响应该重置。在步 骤607中，该PROM存取逻辑电路1201储存该PROM保护寄存器1203中的位置地址(如位 置地址0等)内容。该方法在步骤609停止。现在将说明用在保护ROM的实施例。在该IC制程期间，ROM及PROM的内容是固 定的。必须保护此内容免于恶意使用者，同时提供机制以测试该ROM内容的有效性。传统 上，是利用内存测试控制器(MTC)(如MTC 110)测试R0M，该内存测试控制器能够允许攻击者在测试模式期间经由该测试控制逻辑电路106再次对该PROM的内容进行存取。本实施例通过禁能所有对个别ROM列(ROM row)的读取作业来防止以MTC为基础 的读取攻击。然而，为了确保该ROM仍然是可测试的，本实施例包含内嵌在该只读存储器 MTC 110中的特殊读取功能。此功能允许该MTC 110在内部读取大量的列(row)，并且利用 加密逻辑电路(以及在一些实施例中是利用多重输入移位寄存器(MISR))计算用在这些列 的内容的经加密数值或识别密码(signature)。所产生的加密数据或识别密码可与无缺陷 的ROM的期望数值进行比较，以确保测试中的ROM不具有缺陷，而无须对外部使用者显露该 ROM内容。参照第14图，该测试控制逻辑电路105可经由MTC 110发出读取命令401至ROM 125。该ROM将把其数据列(rows of data) 1403写入至加密逻辑电路225作为响应。该加 密逻辑电路225将输出1405写入至该测试控制逻辑电路106或MTC 110作为响应。第15 图描绘依据第14图所示的ROM保护的实施例的方法。在步骤1501中，该集成电路100进 入测试模式。在步骤1503中，接收可能来自该MTC 110的ROM读取命令1401。在1505中， 该ROM 125将其数据列(rows of data) 1403写入至加密逻辑电路225，以响应该读取命令 1401。该加密逻辑电路225在步骤1507中将加密输出写入至该测试控制逻辑电路106或 MTC 110，其中，该加密输出代表该ROM内容。该加密输出可经由测试控制输入与输出埠117 提供至外界。第16图描绘替代实施例，其中，MISR是用以提供代表如步骤1605与1607中所示 的ROM内容的输出。第8图描绘与第5图、第6图及第7图的方法平行使用与结合使用的 方法。第17图描绘合并本说明书中所揭露的所有各种实施例并且保护本说明书中已揭 露的所有寄存器、栓锁、ROM、RAM及PROM的实施例的例示方法。
权利要求
1.一种保障集成电路上信息安全的方法，该方法包括 进入测试模式作业；以及响应进入该测试模式作业并且在接收测试模式命令之前，重置一组寄存器的各个寄存器。
2.如权利要求1所述的方法，还包括 接收进入扫描模式的命令；组构该组寄存器进入至少一个扫描链； 执行扫描作业；接收退出该扫描模式的命令；以及响应接收该退出该扫描模式的命令并且在进入功能模式之前，经由测试控制逻辑电路 重置该组寄存器的各个寄存器。
3.如权利要求1所述的方法，其中，重置由功能重置控制器经由重置命令所提供。
4.如权利要求1所述的方法，其中，重置一组寄存器的各个寄存器还包括 重置一组触发器的各个触发器。
5.如权利要求1所述的方法，还包括将已知的位组合模式写入至随机存取内存(RAM)的所有位置，以响应进入该测试模式 作业；以及允许后续的RAM读取命令。
6.如权利要求1所述的方法，还包括在进入该测试模式作业之后并且在该重置之前，传送时钟控制信号至时钟控制器，以 同步该组寄存器的寄存器时钟。
7.一种保障集成电路上信息安全的方法，该方法包括 进入测试模式作业；响应进入该测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能 模式作业中；以及响应判断该集成电路在进入该测试模式作业之前是作业于该功能模式作业中，当在该 测试模式作业中时，阻挡随机存取内存(RAM)读取命令。
8.如权利要求7所述的方法，其中，判断该集成电路在进入该测试模式作业之前是作 业于该功能模式作业中还包括响应进入该测试模式作业，判断一组寄存器含有事先已知的数据，该组寄存器自扫描 链组构脱离。
9.如权利要求8所述的方法，其中，判断该组寄存器含有该事先已知的数据还包括 将该组寄存器的内容与经储存的数据进行比较；判断该内容与该经储存的数据相符；响应该相符，判断该集成电路在进入该测试模式作业之前正作业于该功能模式作业 中，且由于RAM正作业于该功能模式作业中，因此该RAM将含有机密信息；以及 阻挡来自该集成电路的测试使用者接口的该RAM读取命令。
10.如权利要求9所述的方法，其中，该经加密的数据是当该集成电路在该功能模式作 业中时通过执行于该RAM所含有的数据上的散列作业所得到，该经加密的数据代表该RAM所含有的该数据。
11.如权利要求8所述的方法，其中，判断该组寄存器含有事先已知的数据还包括 将该组寄存器的内容与经储存的数据进行比较；判断该内容与该经储存的数据相符；响应该相符，判断该集成电路在进入该测试模式作业之前正作业于该功能模式作业 中，且由于RAM正作业于该功能模式作业中，因此该RAM将含有机密信息；在该阻挡RAM读取命令之后，将已知的位组合模式写入至该RAM的所有位置，以响应判 断该RAM正作业于该功能模式作业中；以及 允许后续的RAM读取命令。
12.—种保障集成电路上信息安全的方法，该方法包括 进入测试模式作业；将已知的位组合模式写入至随机存取内存(RAM)的所有位置，以响应进入该测试模式 作业；以及允许后续的RAM读取命令。
13.一种保障集成电路上信息安全的方法，该方法包括 进入测试模式作业；响应进入该测试模式作业并且在接收测试模式命令之前，重置一组寄存器的各个寄存器；响应进入该测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能 模式作业中；响应判断该集成电路在进入该测试模式作业之前是作业于该功能模式作业中，当在该 测试模式作业中时，阻挡随机存取内存(RAM)读取命令；将已知的位组合模式写入至该RAM的所有位置，以响应判断该RAM正作业于该功能模 式中；允许后续的RAM读取命令； 接收只读存储器(ROM)读取命令；将来自多个ROM地址位置的数据写入至加密逻辑电路，以响应接收该ROM读取命令； 将该加密逻辑电路的加密逻辑电路输出写入至测试控制逻辑电路，该加密逻辑电路输 出代表来自该多个ROM地址位置的该数据；在进入该测试模式作业之后，接收可编程只读存储器(PROM)读取命令，该PROM读取命 令明确指出读取地址；判断该读取地址指向机密信息；以及提供有利的输出组合模式，以响应该PROM读取命令。
14.如权利要求13所述的方法，还包括 退出扫描模式作业；以及重置一组寄存器的各个寄存器，以响应退出该扫描模式作业。
15.一种集成电路，包括测试控制逻辑电路，用以将该集成电路组构进入测试模式并且当在该测试模式中时控 制该集成电路；一组寄存器；以及功能重置控制器，连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试 控制逻辑电路的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的 命令。
16.如权利要求15所述的集成电路，其中，该测试控制逻辑电路进一步用以 接收进入扫描模式的命令；将该组寄存器组构进入至少一个扫描链，以响应该进入该扫描模式的命令； 于该至少一个扫描链上执行扫描作业； 接收退出该扫描模式的命令；以及响应接收该退出该扫描模式的命令并且在进入功能模式之前，重置该组寄存器的各个 寄存器。
17.如权利要求15所述的集成电路，还包括一组触发器，连接至该测试控制逻辑电路以及该功能重置控制器，并且用以接收来自 该测试控制逻辑电路的该重置命令。
18.如权利要求15所述的集成电路，还包括 多个时钟，连接至该组寄存器；以及时钟控制器，连接至该多个时钟并且连接至该测试控制逻辑电路，该时钟控制器用以 接收来自该测试控制逻辑电路的时钟重置信号，并且将同步信号提供至该多个时钟，以响 应接收该时钟重置信号。
19.如权利要求15所述的集成电路，还包括至少一个随机存取内存(RAM)，连至该测试控制逻辑电路；其中，该测试控制逻辑电路进一步用以响应进入该测试模式并且在接收该进入该扫描 模式的命令之前，将已知的位组合模式写入至该至少一个MM的所有位置。
20.如权利要求15所述的集成电路，还包括测试输入端口，连接至该测试控制逻辑电路，以接收该进入该测试模式的命令； 测试输出端口，连接至该测试控制逻辑电路，用于接收来自该组寄存器的输出数据；以及其中，该测试控制逻辑电路经由测试命令重置信号线连接至该功能重置控制器，使得 该功能重置控制器接收该重置命令；以及其中，该功能重置控制器经由重置树连接至该组 寄存器，该重置树将该重置命令提供至该组寄存器。
21.一种集成电路，包括至少一个随机存取内存(RAM)；测试控制逻辑电路，连接至该至少一个RAM，该测试控制逻辑电路用以将该集成电路组构进入测试模式并且当在该测试模式中时控制该集成电路；响应进入该测试模式，判断该集成电路在进入该测试模式之前是作业于功能模式中；以及响应判断该集成电路在进入该测试模式之前是作业于该功能模式中，当在该测试模式 中时，阻挡RAM读取命令。
22.如权利要求21所述的集成电路，还包括一组寄存器，连接至该测试控制逻辑电路，该组寄存器自该测试模式的扫描链组构脱 离；以及其中，该测试控制器进一步用以通过判断该组寄存器含有事先已知的数据来判断该集成电路在进入该测试模式之前 是作业于该功能模式中，以响应进入该测试模式。
23.如权利要求22所述的集成电路，其中，该测试控制器进一步用以 判断该组寄存器含有该事先已知的数据，通过将该组寄存器的内容与经储存的数据进行比较； 判断该内容与该经储存的数据相符；响应该相符，判断该集成电路在进入该测试模式之前是正作业于该功能模式中，且由 于RAM正作业于该功能模式中，因此该RAM将含有机密信息；以及 阻挡来自该集成电路的测试使用者接口的该RAM读取命令。
24.如权利要求22所述的集成电路，还包括测试输入端口，连接至该测试控制逻辑电路，以接收该RAM读取命令； 测试输出端口，连接至该测试控制逻辑电路，用于接收来自该RAM的输出数据；以及 其中，该测试控制逻辑电路还包括连接至该MM的至少一个内存测试控制逻辑电路， 该内存测试控制逻辑电路用以响应判断该集成电路在进入该测试模式之前是作业于该功 能模式中，当在该测试模式中时，阻挡该RAM读取命令。
25.如权利要求M所述的集成电路，其中，该集成电路为RAM集成电路。
26.一种集成电路，包括测试控制逻辑电路，用以将该集成电路组构进入测试模式并且当在该测试模式中时控 制该集成电路；一组寄存器；功能重置控制器，连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试 控制逻辑电路的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的 命令；至少一个随机存取内存(RAM)，连接至该测试控制逻辑电路； 至少一个只读存储器(ROM)，连接至该测试控制逻辑电路； 加密逻辑电路，连接至该测试控制逻辑电路；以及 至少一个可编程只读存储器(PROM)，连接至该测试控制逻辑电路； 其中，该测试控制逻辑电路进一步用以响应进入该测试模式，判断该集成电路在进入该测试模式之前是作业于功能模式中； 响应判断该集成电路在进入该测试模式之前是作业于该功能模式中，当在该测试模式 中时，阻挡RAM读取命令； 接收ROM读取命令；将来自多个ROM地址位置的数据写入至该加密逻辑电路，以响应接收该ROM读取命令；接收该加密逻辑电路的加密逻辑电路输出，该加密逻辑电路输出代表来自该多个ROM 地址位置的该数据；在进入该测试模式之后，接收可编程只读存储器(PROM)读取命令,该PROM读取命令明 确指出读取地址；判断该读取地址指向机密信息；以及提供有利的输出组合模式，以响应该PROM读取命令。
全文摘要
本发明的实施例保护集成电路免于可测试性设计(DFT)或其它测试模式所造成的冲击。无论储存在寄存器或者栓锁、RAM中的暂时性机密、及/或储存在ROM及/或PROM中的永久机密皆可获得保障。用于保障集成电路上信息安全的一个实施例包含进入测试模式，并且在接收测试模式命令之前重置各个寄存器，以响应进入该测试模式作业。集成电路实施例包含测试控制逻辑电路，是用以将该集成电路设置进入测试模式并且当在该测试模式中时控制该集成电路；一组寄存器；以及功能重置控制器，用以连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试控制逻辑电路的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的命令。
文档编号G01R31/3185GK102066963SQ200980120418
公开日2011年5月18日 申请日期2009年6月3日 优先权日2008年6月4日
发明者B·杜, D·福利, S·M·加德尔拉波, Z·S·赛义德 申请人:Ati技术无限责任公司
专业数控铣床产品供应商
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