专利名称：晶体管测试装置及方法
技术领域：
本发明涉及微电子技术领域，尤其涉及一种金属-氧化物-半导体 (Metal-Oxide-Semiconductor,简称 M0S)晶体管用测试装置。
背景技术：
目前MOSFET及其相关电路广泛应用，其中互补式MOS (CMOS)工艺以其集成密度 高、静态功耗低、抗干扰能力强等优点成为体硅集成电路技术中的主流工艺。集成电路发展到目前的超大规模时代，要进一步提高芯片的集成度和运行速度， 现有的体硅工艺正接近它们的物理极限。随着器件特征尺寸缩�。骷诓縋N结之间以及 器件与器件之间通过衬底的相互作用愈来愈严重，出现了一系列材料、器件物理、器件结构 和工艺技术等方面的新问题，使得深亚微米硅集成的集成度、可靠性以及电路的性能价格 比受到影响。这些问题主要包括阈值电压不能按比例缩�。惶骞鐲MOS电路的寄生双极晶体管闩锁效应以及体硅 器件在宇宙射线辐照环境中出现的软失效效应等使电路的可靠性降低；随着器件尺寸的缩 �。骞鐲MOS器件的各种多维及非线性效应变得十分显著；特征尺寸的缩小在使器件延迟 减小的同时，也使得互连性能降低；栅氧厚度受限制；结深受限制，串连电阻很难减�。欢� 晶硅耗尽效应影响器件的特性；多晶硅栅的电阻会随着栅长度变窄而急剧上升。由于深亚微米CMOS器件存在诸多问题，所以目前急需一种测试的装置及方法来 评估基于此工艺和器件结构下，深亚微米级晶体管是否能满足性能指标要求。目前单个晶 体管的测试反映出NMOS晶体管与PMOS晶体管的关态电流，但无法得出电路的工作速度。环 振测试结构可以得出电路的工作速度，但却不能得到匪OS晶体管与PMOS晶体管的关态电 流。
发明内容
针对相关技术中CMOS器件测试繁琐复杂的问题而提出本发明，为此，本发明的主 要目的在于提供一种晶体管测试装置及方法，以解决上述问题至少之一。本发明提出了一种晶体管测试装置，包括路径选择电路，路径选择电路用于接收路径控制信号和输入信号，并根据路径控 制信号控制输入信号的通路；与路径选择电路耦接的逻辑门链电路，用于使信号经过以形成测试后信号；逻辑 门链电路为级联的偶数个门电路构成的级联电路，门电路包括待测试的晶体管；与逻辑门链电路和路径选择电路分别耦接的输出缓冲器电路，输出缓冲器电路接 收来自逻辑门链电路和/或路径选择电路的中间信号并输出经缓冲后的输出结果。本发明还提出了一种晶体管测试方法，包括向晶体管测试装置提供路径控制信号和输入信号；路径控制信号为高电平时，输 入信号依次经由路径选择电路的反相器和或非门、逻辑门链电路和输出缓冲器电路，得到第一输出结果；路径控制信号为低电平时，输入信号经由路径选择电路的或非门和输出缓 冲器电路，得到第二输出结果；根据第一输出结果和/或第二输出结果得到待测试的晶体管的待测性能。通过本发明的上述技术方案，提供一种晶体管测试装置及方法，可以解决晶体管 在封装条件下的测试问题，即无法一并得出电路的工作速度和晶体管的关态电流。本发明 不仅可以一并测试出NMOS晶体管与PMOS晶体管的关态电流、电路的工作速度，还可以得到 有效负载电容值，在封装的情况下，也可以得到准确的结果，并且监控工艺和器件的结构， 简便实用。
图1为本发明的晶体管测试装置的结构框图；图2为根据本发明实施例的晶体管测试装置的结构框图；图3为根据本发明的晶体管测试方法的流程图；图4为根据本发明实施例的晶体管测试方法的流程图；图5为根据本发明另一实施例的晶体管测试方法的流程图；图6为根据本发明再一实施例的晶体管测试方法的流程图；图7为根据本发明再一实施例的晶体管测试装置的门电路与频率的测试结果示 意图。
具体实施例方式在本发明实施例中，提供了一种晶体管测试方案，在该实现方案中，利用设计简 便、易于操作的晶体管测试装置，利用与该测试装置相应的测试方法，对待测晶体管进行测 试，得到晶体管的相关性能，判断晶体管是否满足性能指标要求。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本发明。根据本发明实施例，提供了一种晶体管测试装置。图1为本发明的一种晶体管测 试装置的结构框图。如图1所示，晶体管测试装置包括路径选择电路10，用于接收来自外部的路径选择信号和输入信号，并根据路径选 择信号控制输入信号的通路，也就是输入信号是否经由逻辑门链电路20，输入信号用于测 试晶体管的性能，输入信号可以是任意强度和/或任意频率的信号，只要是测试晶体管的 相关性能所需的参数即可；逻辑门链电路20，与路径选择电路10耦接，用于使信号经过以形成测试后信号； 逻辑门链电路20为级联的偶数个门电路构成的级联电路，其中，门电路由待测试的晶体管 构成；输出缓冲器电路30，与逻辑门链电路20和路径选择电路10分别耦接，用于接收来 自逻辑门链电路20或路径选择电路10的中间信号，并输出经缓冲后的输出结果。由此便得到了本发明的晶体管测试装置，输入路径选择信号和输入信号之后，根 据路径选择信号选择输入信号的通路，得到输出结果，根据输出结果得出晶体管的性能参 数指标。
图2为根据本发明的实施例的一种晶体管测试装置的结构框图，其中，路径选择 电路10包括反相器，用于接收路径选择信号；两个或非门，其中第一或非门与反相器耦接，用 于接收经由反相器的路径选择信号，并且接收输入信号，输入信号可以但不限于是脉冲波 信号，第二或非门用于直接接收路径选择信号和输入信号；路径选择信号分为高电平和低 电平，当路径选择信号为高电平时，第一或非门允许输入信号通过，而第二或非门不允许输 入信号通过，从而使得输入信号通过逻辑门链电路20输出到输出缓冲器电路30 ；当路径选 择信号为低电平时，第二或非门允许输入信号通过，而第一或非门不允许输入信号通过，从 而使得输入信号直接输出到输出缓冲器电路30 ；逻辑门链电路20，与路径选择电路10的第一或非门耦接，用于接收来自第一或非 门的输入信号；逻辑门链电路20为级联的偶数个门电路构成的级联电路，优选地，例如逻 辑门链电路20由50个门电路构成，其中，门电路由待测试的晶体管构成，待测试的晶体管 可以构成反相器、与非门或或非门的形式。在本实施例中，待测试的晶体管为CMOS晶体管， 包括NMOS晶体管和PMOS晶体管，门电路还包括与CMOS晶体管耦接的负载，负载可以是扇 出负载或图2中曲折连线表示的长金属连线负载等等。从图2中可以看出每个门电路的 CMOS晶体管耦接有负载，门电路依次耦接；输出缓冲器电路30，用于接收来自第二或非门或逻辑门链电路20的输出；输出缓 冲器电路30包括依次级联的或非门和偶数级反相器，得到输出结果。输出结果可以是信 号，也可以是电流值。如果输出结果是电流值，则该电流值是通过串连到电源和地之间的纳 安表来获得。偶数级的反相器较佳为两级反相器，这是因为没有驱动能力和时序的特殊要 求，这样可以减少芯片面积。通过以上实施例，利用本发明的晶体管测试装置，输入路径选择信号和输入信号 之后，选择输入信号的通路，得到输出结果，根据输出结果得出晶体管的性能参数指标。接下来，详细说明利用上述晶体管测试装置对晶体管进行测试的测试方法。图3 为根据本发明的晶体管测试方法的流程图(步骤S301-S305)步骤S301 提供前述晶体管测试装置；步骤S303 向晶体管测试装置提供路径控制信号和输入信号，输入信号例如由脉 冲发生器提供，路径控制信号为高电平时，输入信号依次经由路径选择电路10的反相器和 或非门、逻辑门链电路20和输出缓冲器电路30，得到第一输出结果；路径控制信号为低电 平时，输入信号路径选择电路10的或非门和输出缓冲器电路30，得到第二输出结果；步骤S305 根据第一输出结果和/或第二输出结果得到待测试的晶体管的待测性 能。通过以上测试方法，利用本发明的晶体管测试装置，输入相关信号之后，信号流入 晶体管测试装置的选定信号通路，得到输出结果，根据输出结果便可得出晶体管的性能参 数指标。图4为根据本发明实施例的晶体管测试方法的流程图(步骤S401-S405)，其中测 试的参数为单个门电路的延迟。步骤S401 向晶体管测试装置提供路径控制信号和输入信号，路径控制信号至少 包括高电平时和低电平时的信号；
步骤S403 路径控制信号为高电平时，输入信号依次经由路径选择电路10的反相 器和或非门、逻辑门链电路20和输出缓冲器电路30，得到第一输出信号；路径控制信号为 低电平时，输入信号路径选择电路10的或非门和输出缓冲器电路30，得到第二输出信号； 第一输出信号和第二输出信号表示为示波器所测试出的波形时序图。步骤S405 将第一输出信号与第二输出信号相减，得到差值，利用该差值除以逻 辑门链电路20中门电路的级数，所得结果为单个门电路的延迟。通过以上实施例的测试方法，利用本发明的晶体管测试装置，输入高电平与低电 平的路径控制信号和输入信号之后，信号流入晶体管测试装置的选定不同的信号通路，得 到两个输出信号，根据输出信号计算结果便可得出晶体管构成的门电路的延迟。因而，即使 在封装的情况下，仍可以准确地测出准确的单级门电路延迟。图5为根据本发明实施例的晶体管测试方法的流程图(步骤S501-S505)，其中测 试的参数为晶体管的关态电流。步骤S501 向晶体管测试装置提供路径控制信号和输入信号，路径控制信号为高 电平的信号，输入信号的频率为ΙΗζ-ΙΚΗζ ；步骤S503 输入信号依次经由路径选择电路10的反相器和或非门、逻辑门链电路 20和输出缓冲器电路30，输出测试电流；步骤S505 根据测试电流除以逻辑门链电路20中门电路的级数，得到构成门电路 中的待测试的晶体管的关态电流，例如CMOS晶体管的NMOS晶体管与PMOS晶体管的总的关 态电流。关态电流是指NMOS管和PMOS管的总的关态电流。该实施例的原理和具体方法为，首先，逻辑门链电路20输出的总电流It。t，可知 Itot = fCJDDN+(I。fn+I。fp)N/2，f是频率，N逻辑门链电路的级数，I。fniP I。fp分别是NMOS和 PMOS的关态电流，Vdd是电源电压，Q为有效负载电容。由于f很�。院雎杂雈有关的 项，可知每级门电路电流为It。t/N，所以构成每级门电路的NMOS晶体管与PMOS晶体管的关 态电流便可以求出。通过以上实施例的测试方法，利用本发明的晶体管测试装置，输入高电平路径控 制信号和一定频率范围内的输入信号之后，信号流入晶体管测试装置，得到输出电流，根据 输出电流的值与逻辑门链电路的级数便可得出晶体管的关态电流，继而可以监控工艺和器 件的结构。图6为根据本发明实施例的晶体管测试方法的流程图(步骤S601-S605)，其中测 试的参数为有效负载电容。步骤S601 向晶体管测试装置提供路径控制信号和输入信号，路径控制信号为包 括高电平的信号，输入信号的频率大于ΙΟΚΗζ，晶体管测试装置的逻辑门链电路中的门电路 可以包括扇出负载和/或长金属连线负载，也可以不包括。如果不包括扇出负载和/或长 金属连线负载，则负载电容主要由逻辑门链电路中CMOS晶体管的栅电容和源漏电容构成。步骤S603 输入信号依次经由路径选择电路10的反相器和或非门、逻辑门链电路 20和输出缓冲器电路30，输出测试电流；步骤S605 根据测试电流与输入信号的频率的关系，确定有效负载电容，其中有 效负载电容包括本征栅电容和栅覆盖电容。该实施例的原理同上，在f大于10KHZ时，等号右边的第二项可以被忽略，从而根据逻辑门链总电流It。t、频率f、逻辑门链电路的级数N、电源电压Vdd得到有效负载电容。 其中，包含了本征栅电容和覆盖栅电容的有效负载电容在动态模式下，由于Miller效应而 增强。图7为根据本发明再一实施例的晶体管测试装置的门电路与频率的测试结果示 意图。其中，逻辑门链电路中，门电路为反相器，逻辑门链电路为50级无负载反相器。目前，采用0. 25微米工艺制备出绝缘体上硅CMOS器件和电路，器件的电学参数如 表1所示。表 1 如图7所示，当输入信号的频率大于ΙΟΚΗζ，关态电流可以忽略，总的电流正比于 输入信号的频率。具体地，电源电压为可以为1.8￥、2￥或2.2￥，其中，电源电压为2V时，延迟和功耗 分别为52ps和0. 2 μ ff/MHz。Q为有效负载电容，包含了本征栅电容和覆盖栅电容，在动态 模式下，由于Miller效应而增强。当电源电压为2V时，Q为0. 051pF。综上所述，通过本发明的上述实施例，提供的晶体管的测试方案，解决了目前晶体 管测试困难、装置复杂、方法繁琐等问题，利用晶体管测试装置和相关测试方法，实现对晶 体管，特别是CMOS晶体管的性能测试，简便实用，易于实现。显然，本领域的技术人员应该明白，上述的本发明的各�？榛蚋鞑街杩梢杂猛ㄓ� 的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成 的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储 在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路�？椋蛘呓� 中的多个模块或步骤制作成单个集成电路�？槔词迪�。这样，本发明不限制于任何特定的 硬件和软件结合。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
一种晶体管测试装置，其特征在于，所述装置包括路径选择电路，用于接收路径选择信号和输入信号，并根据所述路径选择信号控制所述输入信号的通路；逻辑门链电路，与所述路径选择电路耦接，用于使信号经过以形成测试后信号；所述逻辑门链电路为级联的偶数个门电路构成的级联电路，其中，所述门电路由待测试的晶体管构成；输出缓冲器电路，与所述逻辑门链电路和所述路径选择电路分别耦接，用于接收来自所述逻辑门链电路或所述路径选择电路的中间信号并输出经缓冲后的输出结果。
2.根据权利要求1所述的晶体管测试装置，其特征在于，所述路径选择电路包括 反相器，用于接收所述路径选择信号；第一或非门，与所述反相器耦接，用于接收经由所述反相器的路径选择信号和输入信号；第二或非门，用于接收所述路径选择信号和输入信号。
3.根据权利要求1所述的晶体管测试装置，其特征在于，所述待测试的晶体管为CMOS晶体管。
4.根据权利要求3所述的晶体管测试装置，其特征在于，所述门电路还包括与所述 CMOS晶体管耦接的扇出负载或长金属连线负载。
5.根据权利要求1所述的晶体管测试装置，其特征在于，所述输出缓冲器电路包括依 次级联的或非门和偶数级反相器。
6.一种晶体管测试方法，其特征在于，所述方法包括向晶体管测试装置提供路径控制信号和输入信号；所述路径控制信号为高电平时，所 述输入信号依次经由路径选择电路的反相器和或非门、逻辑门链电路和输出缓冲器电路， 得到第一输出结果；所述路径控制信号为低电平时，所述输入信号经由路径选择电路的或 非门和输出缓冲器电路，得到第二输出结果；根据所述第一输出结果和/或第二输出结果得到待测试的晶体管的待测性能。
7.根据权利要求6所述的晶体管测试方法，其特征在于，所述根据所述第一输出结果 和/或第二输出结果得到待测试的晶体管的待测性能的步骤具体为根据所述第一输出结 果与第二输出结果之差除以所述逻辑门链电路的级数所得结果，得到单个门电路的延迟。
8.根据权利要求6所述的晶体管测试方法，其特征在于，当所述第一输出结果为测试 电流，所述输入信号的频率为ΙΗζ-ΙΚΗζ时，根据所述测试电流除以所述逻辑门链电路的级 数，得到构成晶体管的NMOS晶体管与PMOS晶体管的关态电流。
9.根据权利要求6所述的晶体管测试方法，其特征在于，当所述第一输出结果为测试 电流，所述输入信号的频率大于IOKHz时，根据所述测试电流与所述频率的关系，确定有效 负载电容。
10.根据权利要求9所述的晶体管测试方法，其特征在于，所述有效负载电容包括本征 栅电容和栅覆盖电容。
全文摘要
本发明提出了一种晶体管测试装置及方法，属于微电子技术领域。所述晶体管的测试装置包括路径选择电路，用于接收路径选择信号和输入信号，并根据路径选择信号控制输入信号的通路；逻辑门链电路，与路径选择电路耦接，用于使信号经过以形成测试后信号；逻辑门链电路为级联的偶数个门电路构成的级联电路，其中，门电路由待测试的晶体管构成；输出缓冲器电路，与逻辑门链电路和路径选择电路分别耦接，用于接收来自逻辑门链电路或路径选择电路的中间信号并输出经缓冲后的输出结果。通过本发明的上述技术方案，提供一种晶体管测试装置及方法，可以解决晶体管在封装条件下的测试问题，监控工艺和器件的结构，简便实用地测试晶体管。
文档编号G01R31/26GK101930051SQ20091030849
公开日2010年12月29日 申请日期2009年10月20日 优先权日2009年10月20日
发明者毕津顺, 海潮和, 罗家俊, 韩郑生 申请人:中国科学院微电子研究所
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