专利名称：自集成芯片读出缺陷信息项之方法及集成存储芯片的制作方法
技术领域：
本发明系关于一种自集成存储芯片读出缺陷信息之方法，本发明进一步关于一种集成存储芯片，缺陷信息项可由此读出。
背景技术：
在DRAM存储芯片制造期间，关于个别存储单元或存储单元组的缺陷之发生几乎为无法避免的。为在存储芯片制造后增加可用存储芯片的产量，冗余存储单元一般被提供于存储芯片。在该存储芯片的制造后，整个芯片与该冗余存储单元一起被测试及被辨识为缺陷的该存储芯片由冗余存储单元取代。
为取代该缺陷存储单元，后者首先必须在该存储芯片中断连接及接着冗余存储单元被提供于相对应存储地址。为进行此目的，熔丝，亦即可程序开关，被提供于存储芯片，及可在完成后及容纳该存储芯片前被作动，一般使用雷射熔丝，其在相对应激光切割方法于激光束协助下被熔断或不被熔断。关于哪一雷射熔丝要被熔断或不被熔断的信息基于与在测试系统中与个别芯片通讯的缺陷信息项而被决定。
该缺陷信息项显示缺陷存储单元或缺陷存储区域位于该存储芯片的区域，亦即地址，该缺陷信息项必须被自该存储芯片传送至该测试系统，此缺陷信息项的传送需要测试时间。
个别存储单元常为未由冗余存储单元取代的情况，而是，具许多冗余存储单元的冗余存储区域被提供，其完全地取代许多缺陷存储单元存在的该相对应存储区域，。用于具一或许多缺陷存储单元的字线组的置换之具许多字线的冗余字线组及用于缺陷位线组的置换的具许多位线之冗余位线组一般被提供用于此目的。如此，对进行此修护，不必要知道自字线组的字线的那一字线或自位线组的位线的那一位线发生缺陷，因为在缺陷发生的情况下，无论如何该组会由字线或位线组取代。
一般知道在测试期间缓冲储存经辨识的缺陷于该存储芯片中及在测试期间或之后将它们传送至该测试系统，测试系统仅具有限数目的测试器通道，故在每一情况缺陷信息项应经由最少可能的测试器信道自该存储芯片传送至该测试系统，以使得尽可能多的存储芯片可藉由测试统同时测试。
迄今，许多测试器通道已被用于传送缺陷信息项。在此情况下，缺陷信息项常被内部地压缩于该存储芯片使得没有任何该缺陷存储单元的修护所需的信息被遗失，此是可能的如在位于位线组的存储单元可被合并以形成单一缺陷信息项及以单一缺陷信息项传送至该测试系统。在具四个位线的位线组的情况下，所需测试器通道的数目可因而可减少因子4。
亦可能在芯片上处理缺陷信息及因而可在芯片上辨识哪个组件确定必须被修护，必须被传送的数据体积因而被减少。藉由此方法，不必增加传送时间，通道数目可被减少至单一测试器通道，然而，此需要内部逻辑电路，藉由内部逻辑电路，一般在该测试系统进行的计算可在芯片上执行，这些内部逻辑电路需要相当的芯片面积，及此可因成本原因不被考虑。
在决定缺陷存储单元方面，测试沿位线或沿字线组的存储单元以发现要被共同修护的字线组的字线是否在该相同位线或在相同位线组上具缺陷之测试已因时间原因不被考虑。为藉由简单电路测试此，必须做动沿位线或位线组的读出。然而，此为非常缓慢的，因为每一次一地址被读出，前一字线必须被去激活及新的字线被激活，此产生读出停顿。相反的，沿字线读出存储单元为最快的，因为在字线的激活后，沿整个字线的存储单元可被没有中断地读出。为能够仅可能地传送缺陷数据至该测试系统而无相当长的停顿，所以沿位线或沿位线组的存储单元之读出一般不被考虑。
发明内容
本发明目的为提供一种改良的方法及改良的集成电路以自集成存储芯片读出缺陷信息项，所以本发明目的为提供一种方法及集成电路以使得缺陷信息项可以有效方式提供至测试系统。
此目的可藉由根据权利要求第1项的方法及亦藉由根据权利要求第6项的集成存储芯片达到。
本发明的进一步有利细节被订定于相依权利要求。
本发明的第一方向提供一种自集成存储芯片读出缺陷信息项之方法，该集成存储芯片具排列于字线及位线的动态存储单元。具若干字线的字线组可由冗余字线组取代及/或位线可由冗余位线取代，以取代缺陷存储单元。测试数据被写至该存储芯片的存储单元以进行测试存储单元的目的，该写入数据被读出及与先前读出测试数据比较以依据比较结果产生第一缺陷信息项。若该写入测试数据及该读出测试数据不同，则该第一缺陷信息项显示缺陷。沿该位线其一的存储单元被连续地读出。在每一情况，该第一缺陷信息项对每一该读取存储单元产生。在存储单元测试期间该第一缺陷信息项缓冲储存于该字线组，产生第二缺陷信息项，故若至少一该缺陷信息项显示缺陷，则该第二缺陷信息项显示缺陷。该第二缺陷信息项在沿该位线的该字线组的存储单元之读取结束后被输出。
根据本发明方法使得首先缓冲储存沿该位线的存储单元之该缺陷信息项为可能，其由字线组的字线的连续激活及去激活决定之，以接着能够输出经压缩缺陷信息项至该测试系统。该经压缩缺陷信息项接着使得可在该测试系统更简单地确认，亦即以在该测试系统简化的计算，在该字线组的字线的缺陷是否可以共享字线组取代。
为藉由简单电路辨识此，该存储单元必须沿该位线被连续读�。蛭酥只郝问降亩脸觯患趸菏萁敫貌馐韵低车牧鞫鲈谘馗梦幌呒霸诟米窒咦榈淖窒叩拇娲⒌ピ霰鹑毕菪畔⑾钪龆ê螅米窒咦榈淖窒叩母萌毕菪畔⑾钕缺皇占耙匝顾跞毕菪畔⑹涑�。该压缩产生当在沿在字线组的该位线的该存储单元读出期间所决定的该第一缺陷信息项的至少一显示缺陷，则该第二(经压缩)缺陷信息项显示缺陷之效果。
由于该字线的连续激活及去激活需要相当时间且没有要被传送至该测试系统的相关第二缺陷信息项可提供，在此时间期间，可使得该测试器通道被提供用于其它缺陷信息项或一些其它信息项之传输。
由于上述步骤，在传送缺陷信息的时间期间及得到个别缺陷信息的时间期间之间的不符合为非常大的，故沿在字线组的该位线的该存储单元之连续读出应较佳为尽可能在集成存储芯片内多重平行地执行，以在每一次相关存储单元之完整读出后，得到许多缺陷信息项使得已被决定的该第二缺陷信息项可在沿该位线或另一位线及/或进一步字线组的该存储单元之下一读出期间同时传输。
在此方面，可提供如该集成存储电路具许多存储器阵列，每一包括排列于字线及位在线的存储单元。在该许多存储器阵列的字线组的该存储单元在此情况下基本上被同时读取。第二缺陷信息项的产生对每一该许多存储器阵列进行，该第二缺陷信息项被缓冲储存及在沿该位线的该字线组的存储单元之读取结束后，该第二缺陷信息项被连续输出。该存储器阵列一般称为存储组及基本上为与另一无关地而可由该地址数据定地址的，亦即亦同时的。结果为可在该许多存储器阵列同时进行根据本发明方法，故做为结果，使得对每一存储器阵列第二缺陷信息项可被提供于沿该位线及在该字线组的存储单元。如此，在四个存储组一般被提供于一存储芯片之情况下，在于该字线组的字线的存储单元之连续读取后，四个第二缺陷信息项被提供，其可在进一步存储单元的测试之相同时间被连续输出至该该测试系统，此使得测试时间不必被增加即使当沿该位线的存储单元被连续测试，连续测试一般缓慢地发生使得由此决定的该第一缺陷信息项的直接传输会显著加长该测试时间。
可使得具许多位线的位线组可由冗余位线组取代以置换缺陷的存储单元。在字线组的该字线的该存储单元及沿该位线组的存储单元之连续读出，第三缺陷信息项依据对每一相对应存储单元的比较结果而产生，该第三缺陷信息项显示是否缺陷发生于该位线组的存储单元的其一。该第一缺陷信息项藉由压缩由该第三缺陷信息项产生，故若该第三缺陷信息项的其一显示缺陷，则该第一缺陷信息项显示缺陷。以此方式，可能达到该缺陷信息项的进一步压缩，仅对由字线组地址及位线组地址所定义的存储区段得到的缺陷信息项被提供以被传送至该测试系统。在具四个字线的字线组及具四个位线的位线组的情况下，具一位大小的缺陷信息项可由此为包含16个存储单元的存储区段产生，故可达到以因子16的该缺陷信息项之压缩。
本发明的进一步方向提供一种具排列于字线及位线的存储单元之集成存储电路。该存储电路具一种测试电路以根据测试模式写入测试数据至该存储电路的存储单元。该存储电路具冗余字线组以在缺陷情况下置换具若干字线的字线组，该存储电路进一步具冗余位线以在缺陷情况下置换位线。在写入电路的协助下，提供用于测试该存储单元的测试数据被写至该存储电路的存储单元。一种读出电路被提供以读出经写入数据，使用比较器电路的协助，该读出数据与该读出测试数据比较以依据比较结果产生第一缺陷信息项，若该写入测试数据及该读出数据不同，则该第一缺陷信息项显示缺陷。该测试电路以一种方式被提供以连续读取在该字线组及沿该位线的存储单元及以一种方式指定该第一缺陷信息项的其一至该读取存储单元的每一。经决定的该第一缺陷信息项被缓冲储存于缓冲器站。该测试电路以一种方式进一步被构形为产生第二缺陷信息项及提供该第二缺陷信息项用于输出，若该字线组的至少一第一缺陷信息项显示缺陷，则该第二缺陷信息项显示缺陷。
以此方式，可提供一种集成存储电路，其使得连续测试沿位线的存储单元及提供一种显示在该字线组或沿该位线的存储单元是否为缺陷的经压缩缺陷信息项为可能。在集成存储电路产生的压缩使得利用读出在该字线组及沿该位线的存储单元之时间为可能以通讯已经决定的其它缺陷信息项，或是经由测试器信道至测试系统的其它信息项，同时，在测试系统的时间被节省因为在测试系统关于缺陷是否发生于由字线组及位线所定义的存储区域及以在缺陷情况下由冗余字线组取代相对应字线组之计算可被避免或显著简化。
该存储电路较佳为具许多存储器阵列，其中存储单元可在共同地址协助下同时被定地址。该测试电路以一种方式被构形以基本上同时激活该存储器阵列使得在每一存储器阵列第二缺陷信息项被基本上同时提供。为进行此目的，该测试电路具进一步缓冲储存站以缓冲储存该许多存储器阵列的第二缺陷信息项，该测试电路以一种方式被构形以在沿该位线的该字线组的存储单元之读取结束后连续读出该第二缺陷信息项，以此方式，对该存储器阵列，第二缺陷信息项可被平行决定，及可较佳为被输出至该测试系统且缺陷信息项为进一步字线组决定。
该存储电路较佳为以一种方式被构形以使得具许多位线的位线组由冗余位线组取代。该测试电路产生每一字线组的该第一缺陷信息项，若至少一第三缺陷信息项显示缺陷，则该第一缺陷信息项显示缺陷，该第三缺陷信息项对应于在位线组及在个别字线的存储单元内容与写入测试数据之比较结果。
本发明较佳具体实施例参考相关附图详细解释于下文，其中
第1图显示依据第一具体实施例根据本发明的集成存储电路。
具体实施例方式
第1标地说明具四个存储组1的集成存储电路，在该存储组1中，存储单元2皆排列于字线3及位线4，为清楚缘故，第1图的说明仅说明一字线及一位线，该存储单元位于其交叉点，实际上，有大数目的字线及位线存在于存储组。
该位线4系经由合适感应放大器(未示出)、第二感应放大器(未示出)及切换装置(未示出)连接至数据总线5，经由此，数据可被读出或是数据可被写入，该数据总线5具如64位的宽度，故64位的数据可被平行读出或写入。
若该存储电路在测试模式操作，每一存储组1的数据总线连接至测试电路6。若该集成存储电路在测试模式，则测试电路6被激活。该测试电路6基本上未用于该存储电路的正常操作。
该测试电路6具压缩单元7于每一存储组1，该压缩单元被连接至数据总线5。在存储单元的测试期间，于相关数据总线5，自该存储单元读出的数据皆被送至比较器单元8，其比较读出的数据与先前写入的数据，该比较器装置8的输出连接至压缩单元7。显示哪一读取存储单元不具先前写入的测试数据及结果为缺陷的之缺陷信息项存在于该比较器装置8的输出。
该存储单元一般不个别以冗余存储单元置换，而是至少一缺陷存储单元所在的存储区段由相对应冗余存储区段置换。做为实例，若在特定字线及特定位线存储单元为缺陷的，则此存储单元可由以冗余字线置换或以冗余位线置换而被修护。一般，合并形成字线组的许多字线由冗余字线组取代及合并形成位线组的许多位线由冗余位线组取代。当沿字线读取数据时，在自许多位线组的位线的存储单元一般被读取，因不必要传送每一读取存储单元的缺陷信息至测试系统，可能在集成存储电路内部地决定是否缺陷发生于刚被读取的位线组的存储单元。因不必要知道在位线组内缺陷发生的位置，位线组及在字线的存储单元的缺陷信息项可被合并以形成单一缺陷信息项，其中若位线组的存储单元及字线的存储单元的其一为缺陷的，则该缺陷信息项显示缺陷，因而可能以得自位线组的大小之因子达到缺陷数据的压缩，此系由压缩单元7执行，该压缩单元7以得自要被同时修护的位线的数目大小之因子压缩由此决定的缺陷信息项。
这些缺陷信息项一般接着被直接传送至该测试系统，该测试系统储存由此决定的缺陷信息项及接着决定所发现的缺陷要如何被置换。该缺陷信息项至该测试系统的传送为耗时的，及修护该缺陷存储单元的合适修护方法之计算亦需要时间。
本发明现在使得于合并形成字线组的字线之存储单元可被连续读取及提供由此决定的第二缺陷信息项先被缓冲储存于存储组1的个别缓冲储存站9，该缓冲储存站9被形成为移位缓存器及具数缓存器组件10，该缓存器组件10皆具16位的宽度，该16位的宽度系得自该第二缺陷信息项的宽度。缓存器组件10的数目系由字线组的字线之数目决定。在所说明实例中，该字线组包括四个字线。
该移位缓存器9的四个缓存器组件10在该相关字线组的字线的存储单元的连续读取期间被填充。该缓存器组件10的输出系皆接连接至AND门11，因为16位的该缺陷信息项的宽度，16个AND门11被提供于每一存储组1。
一旦来自该字线组的最后字线之数据已被读出及该相对应缺陷信息项存在于该移位缓存器，相对应第二缺陷信息项存在于AND门11，及可被接受进入锁存12，结果，显示缺陷是否存在于相关字线组的缺陷信息项可在该锁存12被读出，锁存12同样地具16位的宽度。
最后，在个别存储组1的缺陷由该第二缺陷信息项辨识，仅一缺陷数据被提供用于可经由字线组及位线组定地址的存储区段。在本情况下，可达到压缩因子16，因为由四个位线及四个字线所定义的存储区段，亦即具16个存储单元的存储区段，可由个别缺陷信息项辨识为无缺陷或是被缺陷围绕。
因用于读取该存储单元的字线之连续激活需要较读取在整个字线的该存储单元显著为长的时间，以此方式，该相对应缺陷信息项较当同时读取所有沿字线的该存储单元的情况更为显著缓慢地提供。虽然如此为可以连续顺序提供可被传送至该测试系统的足够数目的缺陷信息项，沿位线或沿位线组的存储单元之读取可对许多存储组同时进行。
在所说明实例中，所有四个存储组1由共同地址定地址及经由相对应比较器单元8、相对应压缩单元7、相对应移位缓存器9及相对应AND门11提供于相对应锁存12以进行提供该第二缺陷信息项的目的。
该锁存12系由它们的输出连接至进一步移位缓存器13，该进一步移位缓存器13包括进一步数进一步缓存器组件14，该进一步缓存器组件14的进一步数目系由存储组1的数目决定，在所说明实例中为四个。在字线组及沿位线组的字线的存储单元之读取后，在该同时经测试存储组1的经测试存储区段的该缺陷信息项被提供于该锁存12的输出。该缺陷信息项被写至该进一步移位缓存器13的进一步缓存器组件14。若在该字线组的字线的存储单元已被读取及相对应第二缺陷信息项以被产生，则在该进一步字线组的字线的存储单元之测试以上述方式继续。当在该进一步字线组的存储单元被测试时，储存于该进一步移位缓存器13的缺陷数据经由输出15被输出至该测试系统(未示出)。
在倍加数据速率II存储芯片的情况下，特别是，至字线的四个存取内部地需要28个时钟循环，因16位缺陷信息项由每一存储组1提供，两个存储组的平行处理为最适的，由此得到32位缺陷信息项，其为在28个时钟循环期间至该进一步字线组的四个字线的存取所必须的。在32个时钟循环期间，该32缺陷信息项可接着经由单一测试器信道传送至该测试系统。结果为可得到不被中断的具内部16倍缺陷压缩的缺陷信息流动。
本发明观念在于提供缺陷信息项于该测试系统，缺陷信息项显示是否，沿位线组，缺陷发生于在字线组的存储单元，此节省在该经连接测试系统的修护方法的计算时间。然而，当沿相同位线组的存储单元被连续读取时，此可以小的额外电路配置达到，该字线组的字线被连续激活。
因定地址在不同字线的存储单元需要较定地址沿一字线的存储单元显著为长的时间，特别是在该缺陷信息项的压缩之后为此情况，较在被传输用于读取沿位线组的存储单元的情况为少的缺陷信息项被提供用于至该测试系统的传输，所以，根据本发明方法可同时在许多存储组1进行，故缺陷信息项基本上可同时自该许多同时测试的存储组1提供，该缺陷信息项可接着缓冲储存于进一步移位缓存器13及在进一步存储区段的存储单元的测试期间被输出。
依据在个别存储芯片的测试时间及要在测试系统同时测试的存储芯片数目之间产生的最适比值，该缺陷信息项可经由一测试器信道或许多测试器信道输出。
参考符号清单1存储组2存储单元3字线4位线5数据总线6测试电路7压缩单元8比较器电路9移位缓存器10 缓存器组件11 AND门12 锁存13 进一步移位缓存器14 进一步缓存器组件15 输出
权利要求
1.一种自具排列于字线(3)及位线(4)的动态存储单元之集成存储芯片读出缺陷信息之方法，具若干字线(3)的字线组可由冗余字线组取代及/或位线可由冗余位线取代，以取代缺陷存储单元，测试数据被写至该存储芯片的存储单元以进行测试该存储单元(2)的目的，该写入数据被读出及与先前写入数据比较以依据比较结果产生第一缺陷信息项，若该写入测试数据及该读出测试数据不同，则该第一缺陷信息项显示缺陷，其中沿该位线(4)其一的存储单元(2)被连续地读出，在每一情况，该第一缺陷信息项对每一该读取存储单元(2)产生，该第一缺陷信息项在该存储单元测试期间被缓冲储存于该字线组，第二缺陷信息项被产生，若至少一该第一缺陷信息项显示缺陷，则该第二缺陷信息项显示缺陷，该第二缺陷信息项在沿该位线(4)的该字线组的该存储单元(2)之读取结束后被输出。
2.根据权利要求第1项的方法，其中该集成存储电路具许多存储器阵列(1)，每一包括排列于字线(3)及位线(4)上的存储单元(2)，在该许多存储器阵列(1)的该字线组的存储单元基本上被同时读�。玫诙毕菪畔⑾畹牟悦恳桓眯矶啻娲⑵髡罅�(1)进行，该第二缺陷信息项被缓冲储存，及该第二缺陷信息项在沿该位线的该字线组的存储单元(2)之读取结束后被连续输出。
3.根据权利要求第2项的方法，其中该第二缺陷信息项的输出被执行且自该存储器阵列(1)的进一步字线组的存储单元(2)被读取以进行测试该存储单元(2)的目的。
4.根据权利要求第1至3任一项的方法，其中在每一该存储器阵列(1)的字线组的字线(3)的每一被激活以进行相关存储单元(2)之连续读取及接着去激活。
5.根据权利要求第1至4任一项的方法，其中具许多位线(4)的位线组可由冗余位线组取代以置换缺陷的存储单元(2)，在此情况下，在该字线组的该字线(3)及在位线组的该存储单元(2)之连续读出期间，第三缺陷信息项依据对每一该相对应存储单元(2)的比较结果而产生，该第三缺陷信息项显示是否该位线组的存储单元(2)的其一的缺陷发生，该第一缺陷信息项系由该第三缺陷信息项产生，故若该第三缺陷信息项的其一显示缺陷，则该第一缺陷信息项显示缺陷。
6.一种集成存储电路其具排列于字线(3)及位线(4)的存储单元(2)，其具一种测试电路(6)以根据测试模式写入测试数据至该存储电路的存储单元(2)，其具冗余字线组以在缺陷情况下置换具若干字线(3)的字线组，其具冗余位线以置换位线(4)，其具写入电路以使得提供用于测试该存储单元(2)的测试数据被写至该存储电路的该存储单元(2)，其具读出电路以读出经写入数据，其具比较器电路(8)以比较该读出数据与该写入数据，以依据比较结果产生第一缺陷信息项，若该写入测试数据及该读出测试数据不同，则该第一缺陷信息项显示缺陷，其中该测试电路(6)以一种方式被提供以连续读取在字线组及沿该位线(4)的该存储单元(2)及以一种方式指定该第一缺陷信息项的其一至该读取存储单元(2)的每一及以缓冲储存该信息于缓冲储存站(9)，该测试电路以一种方式进一步被构形为产生第二缺陷信息项及提供其用于输出，若该字线组的至少一第一缺陷信息项显示缺陷，则该第二缺陷信息项显示缺陷。
7.根据权利要求第6项的集成存储电路，其中该存储电路具许多具该存储单元(2)的存储器阵列(1)，该测试电路(6)以一种方式被构形以基本上同时测试该存储区域及以提供该第二缺陷信息项用于该存储器阵列，该测试电路具进一步缓冲储存站(13)以缓冲储存该第二缺陷信息项，该测试电路(6)以一种方式被构形以在沿该位线(4)的该字线组的存储单元(2)之读取结束后连续输出该第二缺陷信息项。
8.根据权利要求第6或7项的集成存储电路，其中该存储电路以一种方式被构形，使得具许多位线(4)的位线组由冗余位线组取代，该测试电路(6)以一种方式被构形，使得为每一字线组的该字线(3)产生该第一缺陷信息项，若至少一第三缺陷信息项显示缺陷，则该第一缺陷信息项显示缺陷，该第三缺陷信息项系对应于在该位线组及在个别字线(3)的该存储单元(2)的内容与该写入测试数据之比较结果。
全文摘要
本发明系关于一种集成存储芯片读出缺陷信息之方法，具若干字线的字线组可由冗余字线组取代及/或位线可由冗余位线取代，以取代缺陷存储单元；测试数据被写至该存储芯片的存储单元以进行测试该存储单元的目的；该写入数据被读出及与先前写入测试数据比产生第一缺陷信息项；若该写入测试数据及该读出测试数据不同，则该第一缺陷信息项显示缺陷；沿该位线的其一的存储单元被连续地读出；该第一缺陷信息项在该存储单元测试期间被缓冲储存于该字线组；第二缺陷信息项被产生，若至少一该第一缺陷信息项显示缺陷，则该第二缺陷信息项显示缺陷。
文档编号G01R31/3193GK1577633SQ20041006982
公开日2005年2月9日 申请日期2004年7月9日 优先权日2003年7月9日
发明者P·比尔 申请人:因芬尼昂技术股份公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
