专利名称：利用阱偏置调节的集成电路测试方法
技术领域：
本发明总体涉及集成电路测试。
背景技术：
集成电路(IC)测试的目的是从具有缺陷的器件中区分出无缺陷器件。然而，很多通常发生的缺陷在传统的测试中难于被检测和表征。尤其是，存在在基于电压的测试、静态泄漏电流(IDDQ)测试以及应力相关的测试中难于测试的多个缺陷。
对于基于电压的测试，在额定阱偏置条件下的测试不能总能够检测缺陷。例如，利用低VDD测试辅助对缺陷的检测，可以实现在额定阱偏置条件下的基于电压的测试。然而，利用这样的测试，不能容易地发现所有的缺陷。
对于IDDQ测试，增大的背景电流使其难于区分缺陷相关的IDDQ，即通常显示为增大的IDDQ，与额定无缺陷芯片的背景电流。一种提出的对该问题的解决方案是，均匀地调节阱和/或衬底偏置，使得所有晶体管的阈值电压增大，从而减小泄漏电流并使缺陷相关的IDDQ可被辨别。然而，该方案忽略了IDDQ和衬底偏置之间的关系，所述关系可以用于检测缺陷。另一种提出的方案是IDDQ相对Vdd的表征。但是，基于该比较仍难于辨别和表征缺陷。
对于应力相关的测试，潜在的缺陷可能存在于制造的IC中，其开始为正常的，从而在芯片或封装级测试中没有被检测到。然而，在使用中的恶化可能导致电路在结束其预定寿命前而发生故障。加速的寿命应力测试用于检测该缺陷相关的“可靠性故障”，使得存在缺陷的IC不会到达用户。目前，使用增大的电压应力测试和升高温度/电压预烧测试作为加速寿命应力。在高电压或高温下预烧芯片、或在高电压下电压加压(stressing)芯片的一个原因是，为了产生大电流。该电流尤其有用于暴露电阻性开型缺陷。产生大电流的另一个原因是，增加功率消耗，这产生热量并又产生机械应力。这些机械应力还尤其有用于暴露电阻性开型缺陷。但是，两种测试正变得越来越难于实施。首先，电压应力对于近来的技术是成问题的，因为设置通过栅极氧化物的大电场越来越使得芯片过早地发生栅极氧化物故障。第二，预烧也正变得不希望，因为功率、尤其是静态功率超过了设备传输能力。另外，两种传统的应力方法都不利地需要设计让步以确保在施加的应力下的电路功能。
考虑上述，需要一种IC测试方法，其提供更高分辨率的基于电压的和IDDQ测试，以及更有效、损坏性更小的应力测试。
发明内容
本发明涉及集成电路测试。本发明提供了一种用于测试半导体电路的方法，包括测试电路并在测试中调节阱偏置。该方法通过在测试中调节阱偏置改善了基于电压的和IDDQ测试和诊断的分辨率。另外，该方法在应力测试中提供了更有效、损坏性更小的应力。该方法应用于IC，其中半导体块(bulk)节点(阱和/或衬底)从芯片电源VDD和接地GND单独地连线，允许在测试中对块电势的外部控制。总之，本方法依赖于利用块偏置来改变晶体管的阈值电压或设置通过栅极氧化物的更强电场。
对于基于电压的测试，该方法允许使用标准电压测试技术，但是相对于在额定阱偏置条件下进行的测试，提供对制造缺陷的改善的可检测性和可诊断性。对于IDDQ测试，独立的块偏置调节采用块偏置与IDDQ之间的关系，允许通过单独地调节n晶体管的电压阈值(Vtn)和p晶体管的电压阈值(Vtp)而表征多个独立的关系，允许更大范围的IDDQ，而不由于通过氧化物的大电场而损坏器件，并允许增强的引发在IDDQ中跳变(jump)的能力，所述跳变是由于降低的逻辑水平超过降低的晶体管阈值或低于增大的晶体管阈值。
对于应力测试，该方法允许产生用于对芯片加压的大电流，而不需要施加通过栅极氧化物的强、损坏性电�。⒉恍枰览涤诟呶拢矗恍枰ど章�。另外，由于晶体管的阈值电压(Vt)较强地影响切换和静态电流，该方法允许在应力中调节阱偏置以获得静态和切换电流的希望的混合。因此，相比于标准电压应力和预烧应力技术，提供了用于改善电路应力的方法。另外，本方法还有助于在应力条件下的电路作用，并允许局部化并诊断缺陷。本方法可以用于“转移(bump)”栅极氧化物应力并在预烧中逐芯片地调整阱偏置。
通过下文对本发明实施例的更具体的描述，将使本发明的上述和其它特征更加清楚。
下面将参考下列附图详细描述本发明的实施例，其中相同的标号表示相同的部件，其中图1示出了根据本发明实施例的用于测试的集成电路和测试系统；图2示出了包括阱分区(partition)的用于测试的集成电路；图3示出了根据本发明实施例在IDDQ测试中检测缺陷的曲线图；图4为示出在IDDQ相对Vdd的测试中检测缺陷的困难的现有技术的曲线图。
具体实施例方式
参考附图，图1示出了包括半导体块节点12的集成电路(IC)10，所述半导体块节点12从芯片电源电压(VDD)和接地(GND)单独地连线，从而允许在测试中对块偏置的外部控制。所述方法包括，测试电路10，所述测试包括独立地调节n晶体管16的p阱14偏置和p晶体管20的n阱18偏置；以及确定测试中是否存在缺陷。这里，术语“块”或等同地“块节点”是同时指阱和衬底。类似，基于这样的事实，即现代的数字互补金属氧化物半导体(CMOS)工艺很少使用单阱和衬底的结构(即，晶体管块节点几乎总是阱)，术语“阱”同时指阱和衬底。因此，“p块”和“p阱”共同指p阱和p衬底，而“n块”和“n阱”共同指n阱和n衬底。晶体管阈值电压都被表示为“Vt”，并且对于n晶体管被单独地表示为“Vtn”，而对p晶体管则表示为“Vtp”。这里，“额定偏置条件”指标准工作值，包括对于p阱14的接地(GND)以及对于n阱18的Vdd。
在测试中，对阱偏置的调节控制晶体管Vt。尤其是，通过从额定值减小p块偏置而产生增大的Vtn；通过从额定值增大p块偏置而产生减小的Vtn；通过从额定值增大n块偏置而产生增大的Vtp；以及通过从额定值减小n块偏置而产生减小的Vtp。减小Vt增强了晶体管，而增大Vt减弱了晶体管。
所述测试可以包括基于电压的测试、静态泄漏电流IDDQ测试、以及应力测试。相对于多个应用和相关实例将单独描述每种测试。然而，应该理解，该方法并不限于所述的特定测试或特定应用和实例，而是如所附权利要求书提供。
继续参考图1，还示出了对于IC 10的测试系统30。测试系统30包括电源32，其具有与n晶体管的源端子34连接的芯片接地(GND)和与p晶体管的源端子36连接的VDD。另外，测试系统30包括控制单元40，其具有用于测试IC 10的测试装置60和用于确定基于测试是否存在缺陷的缺陷确定装置62。控制单元40通过到其p阱14的连接42控制n晶体管16的阱偏置，并通过到其n阱18的连接44控制p晶体管20的阱偏置。控制单元40还可以控制电源32。另外，控制单元40可以被编程用于确定基于测试的缺陷。虽然没有清楚示出，本领域的技术人员可以知道，IC 10可以被放入预烧炉中，用于应力测试，如下所述。另外，应该知道，尽管图1只示出了双阱实施例，本发明的内容可以扩展为使用单阱或多于两个阱。如图2所示，可以将阱14、18分成p阱14A、14B和n阱18A、18B，并且将每个分区连接到控制单元40，用于根据下述方法的单独测试。尽管示出了每个阱的一个分区，可以理解，可以提供多个分区。应该理解，图1和图2被较大简化。例如，为了清楚，而没有示出输入保护电路、多个其它晶体管、一些芯片内部布线等。
如将在下面的应用/实例中所说明，根据本方法的确定步骤可以包括，将电路的输出与存储在控制单元40中的无缺陷电路的期待结果相比较。可选的是，确定步骤可以使用电路作为其自身的参考。也就是说，将特定测试的电路输出与在不同阱偏置条件下的相同电路的参考输出相比较。可以根据理论预测和/或实验数据确定缺陷检测。
测试可以采用多种形式。在一个实施例中，测试可以包括将阱偏置调节为多个极值条件中的一个，例如最小n阱偏置和最大p阱偏置，或最大n偏置和最小p阱偏置或其它改变。根据该测试，确定步骤可以隔离地观测阱偏置极值条件。可选的是，在极值条件测试中，确定步骤可以包括在测试中除阱偏置之外还观测电路参数。“电路参数”可以是在测试中可以观测的任何电路功能，例如由环形振荡器频率测量的芯片速度、由扫描链刷新延迟测量的芯片速度、其中芯片工作以区分(specification)的最小VDD、其中芯片工作以区分的最大VDD、静态泄漏电流、平均动态功率消耗等。另外，“电路参数”还可以包括在测试中可以被控制的数量，例如VDD、温度和时钟速度。测试还可以包括对至少一个电路参数的调节，例如芯片速度、Vdd、温度等。在任何情况下，确定步骤可以包括将结果与极值条件下的期待结果相比较。
尤其对于提供分区时(图2)，调节步骤可以包括对至少一个分区14A相比于至少另一个分区14B施加不同的阱偏置条件，以及将确定步骤整体或逐分区地施加到IC 10。可选的是，调节步骤可以包括对多个不同分区14A、14B、18A、18B施加多个不同的阱偏置条件，以及确定步骤可以包括将测试结果相互比较以局部化缺陷。
本说明书包括以下标题以便于清楚I.基于电压的测试；II.IDDQ测试；III.应力测试；以及IV.其它I.基于电压的测试利用本发明的基于电压的测试包括利用对阱偏置的调节实施用于该测试的现在已知或后来发展的技术。例如，常规基于电压的测试可以包括通过例如通过主要或扫描链输入64、66(图1)激励IC 10来施加测试矢量。
“测试矢量”可以是例如由已知的自动测试图形产生软件产生的二进制数据。常规的基于电压的测试接着将结果传送给逻辑可观测点(例如主要输出70、72或扫描链闭锁(latch)64、66)，并比较该结果与期待结果。然而，在测试时(例如，在施加测试矢量和传送逻辑可观测点时)调节阱偏置的方法，增加了制造缺陷的可检测性和可诊断性。例如，晶体管的更高阈值电压Vt减弱了晶体管，即，使其具有更高的等效电阻。在该情况下，例如，短路(缺陷)电阻保持不变，从而短路看起来更加显著，并更容易被检测。在低Vdd下的电压测试类似地通过减弱晶体管而增强了缺陷检测，但是该测试没有增强晶体管以提高检测，也没有彼此独立地增强或减弱n晶体管或p晶体管。存在一些特定缺陷，其通过利用独立调节的阱偏置的测试可以被检测，而低Vdd检测不出。
现在将讨论如何在基于电压的测试中调节阱偏置的说明性应用、以及相关的可以利用每个应用更好地检测缺陷的说明性实例。
应用1减小晶体管阈值电压减小晶体管的Vt可以增强一些缺陷的可检测性。注意，下面的实例说明了如何通过在测试中使晶体管更强而非更弱，来增强缺陷的可检测性，如在上面引用的已知的低Vdd测试技术中所进行。
实例1动态节点泄漏如果在动态浮动节点和连接到有源n晶体管16(图1)的漏极的信号线之间存在高阻短路型缺陷，则节点放电将严重受到RC常数的影响，所述RC常数由n晶体管16的等效电阻和动态节点的电容确定。增加Vt将减小n晶体管16的等效电阻，从而使放电更快，从而更容易检测。注意，增加Vdd类似地减小n晶体管16的等效电阻，但是将首先存在放电更高的电荷Q(电荷Q＝电容量C×Vdd)，这使得更难于检测。
实例2开晶体管栅极开晶体管栅极可以导致电路中的延迟错误。例如，当在反相器中使用开n晶体管栅极当反相器输入较低时，p晶体管打开，而n晶体管栅极连接到其漏极上，并作为弱负载打开。在这样的测试条件下(输入驱动低)，通过减小Vtn而增强检测。利用减小的Vtn，n晶体管16表现为更强的负载(更低的等效电阻)，这减少了反相器输出，并使得更容易检测变小的高输出。注意，增大Vdd也可以使n晶体管16表现出更强的负载，但是也使p晶体管20更强，这使得检测更加困难。注意，同样对于该实例，能够独立地控制Vtn和Vtp是有用的。在该情况下，使n晶体管16负载更强而不增强p晶体管20，这增强了缺陷检测。
应用2独立地改变Vtn和Vtp独立地改变Vtn和Vtp，通过改变缺陷节点上的电压、改变逻辑栅极阈值、以及改变严格路径组成，可以增强对在一些电路中的缺陷的检测。
实例1独立地改变Vtn和Vtp，通过改变缺陷节点上的电压，可以单独地检测一些存在缺陷的电路。例如，电路中可能具有在大p晶体管和小n晶体管之间的信号至信号电阻型短路缺陷，其中唯一的观测点位于p晶体管的漏极处。在该情况下，减小Vtn而不减小Vtp，将观测节点上的电压从高于驱动栅极逻辑阈值减小到低于所述阈值，从而允许观测缺陷，因为，在检测节点上的不正确(低)的电压必须被观测到。通过增加p阱14的偏置，而将n阱18的偏置保持为其额定值，可以实现减小Vtn而不减小Vtp。通过增大Vtp以进一步减小观测节点上的电压将进一步增强检测，由于n晶体管和p晶体管之间的更大(更高)的强度比。通过从额定值增大n阱18偏置可以实现增大Vtp。通过减小Vtn和/或增加Vtp并然后施加基于电压的时序测试(即，以接近IC的最大速度的速度运行的电压测试)可以类似地检测这种缺陷，其中对于减小的节点电压存在更少的约束要求。
实例2调节一个阱偏置以增大或减小各个Vt，而不是另一个阱偏置，或增大各个Vt同时减小另一个，这改变了电路中的栅极的逻辑阈值。同时调节阱偏置/Vts也可以改变逻辑阈值，但是独立地调节各项可以用于实现更显著的效果。缺陷(尤其是难于检测的缺陷)通常导致降低的逻辑水平。改变逻辑阈值、栅极或由降低的逻辑水平驱动的栅极可以导致电路从导通到失败，反之亦然。改变VDD也改变了逻辑栅极阈值，但是单独地调节Vtn和Vtp提供了大量控制，例如，考虑电压由到VDD和GND的电容性连接确定的浮动节点。独立地调节Vtn和Vtp可以使由驱动栅极示出的逻辑水平从“1”变到“0”，反之亦然。
实例3调节Vtn和Vtp将改变电路的严格路径，从而增强对时序缺陷的检测。时序缺陷允许电路在低速下运行正常，但是当电路高速运行时使其发生缺陷，所述高速例如位于或接近额定速度的速度。尤其是，当Vtn和Vtp被独立地调节时。例如，延迟测试通常被这样的实事妨碍长路径将掩藏短路径中的时序缺陷。调节Vtn和/或Vtp改变了路径的相对长度。对晶体管阈值的单独控制提供加长额定短路径和缩短额定长路径的较大的灵活性，从而增加了时序缺陷的覆盖度而不需要额外的图形。
在一个实施例中，通过利用阱偏置调节以调节阈值电压Vts，可以实施施加于应用2中的方法，从而(a)通过减小n晶体管16的p阱14的偏置并减小p晶体管20的n阱18的偏置，增强p晶体管20而减弱n晶体管16；(b)通过增大n晶体管16的p阱18的偏置并增大p晶体管20的n阱18的偏置，增强n晶体管16并减弱p晶体管20；或者(c)通过增大n晶体管16的p阱14的偏置并减小p晶体管20的n阱18的偏置，同时增强两个晶体管。在上述任意设置中可以进行对缺陷的确定。
还可以实施更复杂的测试过程。例如，可以实施下面的过程首先将每个阱偏置设置为额定值；第二，将p阱14的偏置从额定值增大，而将n阱18的偏置设置为额定值；以及，第三，将p阱14的偏置设置为额定值，而将n阱18的偏置从额定值减小。在上述每个步骤之间可以进行确定步骤。上述过程还可以包括第四，将p阱14的偏置设置为低于额定值，并将n阱18的偏置设置为高于额定值；第五，将p阱14的偏置设置为低于额定值，而将n阱18偏置设置为低于额定值；以及第六，将p阱14偏置设置为高于额定值，并将n阱18偏置设置为高于额定值。同样，在上述每个步骤之间可以进行确定步骤。应该理解，可以使用n阱和p阱偏置的其它组合。还可以搜索在其下芯片仍可以工作的每个阱偏置的最小值和/或最大值。可以同时或独立地进行n晶体管和p晶体管搜索。可以将最小或最大阱偏置与例如芯片最小/最大工作VDD或IC速度的电路参数相比较，所述电路参数由例如环形振荡器，即，具有用于监测IC速度的奇数个反相的一组电路确定，或通过测量在其下IC将工作的最大频率(Fmax)而确定。
应用3同时调节阱偏置和其它可控电路参数实例1通过同时调节VDD和Vt可以唯一地检测一些缺陷。例如，在高VDD(大串扰)和低Vt(低噪声容限)下可以最佳地检测特定串扰。
实例2对于电路相对于阱偏置行为表征VDD，可以检测例如上述实例中的串扰的唯一问题，并且还有助于区分缺陷(即基于测试的故障分析)。这里，“表征”表示比较两个参数以辨别差异。
实例3同时施加低VDD测试和Vt调节还可以提供益处。例如，由低VDD减弱(从而对于缺陷更加灵敏)的电路可以通过增大Vt而被进一步减弱(从而更加灵敏)。如果电路不能容许通过同时增大Vtn和Vtp而减弱，其可以容许减弱一次，这增强了检测。在该情况下，低VDD测试和Vt调节可以有益于测试分辨率，其被额定限制，因为电路的最小VDD由最弱块限制。在其它情况中，利用比在低VDD测试中提供的晶体管弱的晶体管，电路可能不能运行，在这样的情况下，减小与低VDD测试结合的Vtn和/或Vtp(即增强晶体管)的技术是尤其有用的。尤其是，如上所述，低VDD以及随后用于改变参数的调节的阱偏置可以减弱电路，所述参数例如关于缺陷的降低的电路电压以及逻辑栅极阈值。电路的低VDD减弱态将增强后面的调节的缺陷检测效果。在一些情况下，相对于最大阱偏置表征最小VDD可以有助于获得测试结果中的过程灵敏性。
应用4相对于其它可观测电路参数表征阱偏置行为还可以施加比较测试。例如，可以测试为阱偏置设置的至少一个极值条件并确定缺陷。例如，可以使用相对于在其下IC可以运行的速度可获得的最小或最大阱偏置中的一个来检测缺陷。在该情况下，可以确定在其下IC在特定速度下运行的最小和/或最大阱偏置，并然后将其与预定目标比较。所述“目标”可以包括可获得的最小和/或最大阱偏置的值。同样，通过环形振荡器、或通过测量在其下IC可以运行的最大频率(Fmax)，可以测量IC速度。类似于最小VDD，在其下电路工作的最大阱偏置将依赖于也影响IC速度的因素。利用测试中的阱偏置调节为这些比较测试提供新的独立维度(即，新“途径(lever)”)。
应用5利用芯片自身的阱偏置行为作为参考测试芯片在测试和诊断中可以用作其自身的参考。也就是说，可以将特定测试的电路输出与同一电路在不同的阱偏置条件下的参考输出比较。在好的芯片上，少量地改变Vts将不改变测试结果，例如，在扫描链闭锁或主要输出70、72(图1)上观测的逻辑值将不变。在缺陷芯片中，由于如上所述例如改变逻辑栅极阈值或改变降低电压的值等现象，逻辑值会变化。在该情况下，通过将利用在一组阱偏置条件下进行的测试获得的测试结果与利用在不同组阱偏置条件下进行的测试获得的测试结果相比较，可以将芯片用作其自身的参考。因此，不再需要预定组的期待数据用于比较。
应用6转移或保持测试实例利用阱偏置作为减弱机构的转移或保持类型测试。该技术有利于随机存取存储器(RAM)保持测试，例如具有遗漏p晶体管的单元将最终跳回其优选态。可以使用阈值电压(阱偏置)调节使该跳转更快地发生，从而减少保持测试所需要的时间。在“转移”测试的情况下，测试步骤可以包括用测试矢量激励电路，如上所述，然后在预定时间调节阱偏置。对缺陷的确定则包括观测测试矢量。
应用7单独的阱分区参考图2，单独的阱分区(例如，将n阱分区和/或将p阱分区)提供了用于测试和诊断的其它优点。测试可以包括相比于至少一个其它分区对至少一个分区施加不同的阱偏置。然后可以将缺陷的确定整体或逐分区地施加到电路上。例如，在所述应用或实例中列出的任何测试可以被逐分区地施加。在另一个实例中，可以逐分区地施加微分极值运行阱偏置方案。可以提供其它变量用于严格路径调节和改变逻辑阈值，如果路径越过阱偏置边界。根据所有优点，利用分区可以放宽对在特定条件例如阱偏置条件、相同的VDD等下工作的整个电路的要求。另外，可以增强测试分辨率，所述分辨率通过能够在其自身期待的可容忍的调节Vt的条件下测试每个分区而提供。还可以提供通过在不同的分区中独立地调节Vt而获得的诊断，其包括局部化到分区，或者，如果路径越过分区边界，则利用“芯片作为其自身的参考”的诊断技术局部化到路径段。
在基于电压的测试中阱偏置调节的另一个优点在于，减小Vt的测试技术不需要如减小VDD的方法那样减小测试速度。
可以利用各种结构特征实施上述利用阱偏置调节的基于电压的测试。
首先，可以通过在测试中利用控制单元40控制块的偏置而实施阱偏置调节。对于其中只有单个电连接的n阱和单个电连接的p阱的情况，可以实施控制机构。例如，可以实施在测试时衬底是否位于电路VDD(GND)或调节的VDD(GND)的二进制控制。在该情况下，可选方案包括，例如直接引线输出(pin-out)控制信号、或只在晶片测试中可用的测试焊片或通过在扫描链控制下的寄存器位。可选的是，可以独立地实施对n衬底和p衬底的控制(至少二进制)。可以实施允许相对于额定电压同时增加和减小衬底电压的控制。通过例如直接引线输出、只在晶片测试中可用的测试焊片、或在扫描链控制下的控制寄存器和数字模拟转换器(DAC)，还可以提供对阱偏置电压的完全模拟控制。上述控制机构可以独立于芯片实施，或实施为本领域公知的集成偏置控制电路。
第二，在提供多个阱分区的情况中，可以实施单独的偏置控制用于测试。在部分电路工作而其它部分空闲的情况中，多个阱偏置分区方法将是正常的。对于上述一些测试和诊断方法，其中对阱进行分区的设计方法将是有利的，所述方法例如专用集成电路(ASIC)方法，其中在轮廓上限定阱岛。
上述在基于电压的测试中的阱偏置调节的应用，通过如下使得更容易检测出缺陷减小(加强晶体管)而不是增大(减弱晶体管)Vts；独立地控制n晶体管的Vts与p晶体管的Vts；利用Vt与最小工作VDD或其它可测或可控电路参数之间的关系检测缺陷并进行电路表征；利用单独接线的阱分区(如果存在)；以及利用Vt调节用于增强诊断。
II.IDDQ测试晶体管阱偏置对其阈值电压Vt有强影响，这又对其静态泄漏电流IDDQ有强影响。下面描述的方法提供阈值Vt的增大和减�。圆捎泌迤煤虸DDQ之间的关系而不是只利用阱偏置来减小IDDQ。另外，该方法通过独立地调节Vtn和Vtp，允许表征多个独立的关系。通常，该方法依赖于在两个或更多阱偏置条件下测量IDDQ，并将IDDQ与阱偏置之间的推测关系与无缺陷电路的期待关系相比较。相比于比较在不同电源电压VDD下的IDDQ的方法，阱偏置调节允许更宽范围的IDDQ测试而穿过栅极氧化物的大电场不损坏器件，通过单独调节Vtn和Vtp表征多个独立的关系，所述调节增加了引发IDDQ中的跳变的能力，这是由于降低的逻辑水平超过降低的晶体管阈值或低于增大的晶体管阈值。
相关于IDDQ测试，所述方法可以包括以下步骤施加测试矢量、将第一组偏置施加到n阱18和p阱14的(例如，通过图1中的控制点42、44)、测量IDDQ、将不同的第二组偏置施加到所述阱、以及再次测量IDDQ。然后将在多种阱偏置条件下的IDDQ测试结果与无缺陷电路的期待结果比较以确定是否存在缺陷。注意，可以利用在额定或调节的阱偏置条件下的芯片施加测试矢量。在设置希望的阱偏置并测量IDDQ前，可以可选地施加和再施加所述测试矢量。对于不同的测试矢量可以重复调节阱偏置测量IDDQ的步骤。什么被确定为“期待结果”可以通过对多个芯片的多次测试的实验分析产生。在比较前可以重复多次实施和测量步骤。有多种方法，利用调节阱偏置IDDQ测试比较所述结果以确定是否存在缺陷。
A.关系比较在一个实施例中，通过比较无缺陷电路的IDDQ与利用阱偏置调节的缺陷电路的IDDQ之间的一般关系可以检测出缺陷。例如，当节点上减小的电压从低于驱动晶体管的Vt移为高于Vt时，可以检测出在调节阱偏置时IDDQ的差别，即“δ”。在另一个实例中，IDDQ在阱偏置均匀变化时可包括一个或多个值的变化或“跳变”，这表示缺陷。
实例缺陷以无意识开节点的形式存在。开节点的电压由在邻近线上的电压确定。假设在测试中，临近线总是在对于开节点的正确的电压，从而开节点的电压在驱动栅极的逻辑阈值的正确侧、但是被减小。假设开节点是减小的逻辑0，只要减小电压0的电压小于驱动栅极中的Vtn，则不存在关于缺陷的IDDQ。然而，如果在测试中，Vtn被减小到低于在降级节点上的电压的值，则IDDQ中存在跳变。相反，在无缺陷芯片中，电路中的其上发生无意识开节点的节点将具有接近0V的值，即小于减小的Vtn。在这样的情况下，在IDDQ中将不存在类似的跳变。因此，更容易检测缺陷。
进一步考虑上述实例，注意，与通过减小Vt打开IDDQ相反，通过增加阈值电压Vt关闭IDDQ也可以导致IDDQ中的跳变，这在无缺陷芯片中是不存在的。例如，在电阻性信号线到信号线桥接的端部的减小电压可导致驱动栅极中的“扇出电流”。该扇出电流将通过增加驱动栅极中的一个或多个晶体管阈值Vt而关闭，这导致IDDQ的不希望的减小。在无缺陷电路中，将不存在扇出电流，从而在IDDQ中不存在类似的减小。因此，更容易检测出缺陷。
B.曲线形状比较在另一个实施例中，该处理可以实施IDDQ曲线形状或图形比较，通过形成无缺陷电路的IDDQ曲线形状(例如，通过逐点模型或将曲线模拟为线性或指数型)和测试电路的IDDQ曲线形状，并比较IDDQ曲线形状。形成无缺陷电路的IDDQ曲线形状可以包括，在多个芯片的不同组阱偏置下测量IDDQ。类似，形成测试电路的IDDQ曲线形状还可以包括测量在不同组的阱偏置下的IDDQ。
图3-4示出了该技术的益处。在该情况下，对电路施加不同的p阱偏置，并测量结果IDDQ。用于建立该图的电路是具有电阻器的标准单元反相器，其从输出到VDD模拟短路。当然，该技术可以应用于任何电路。从测量结果，产生如图3所示的图形表示。在图3中，沿水平轴以毫伏(mV)表示p阱18偏置，沿垂直轴以毫安表示IDDQ。点线，即直线示出了检测1欧姆(顶部的虚线)、1千欧姆(中间的虚线)、以及10千欧姆(底部的虚线)的缺陷电阻的结果。实曲线表示无缺陷静态泄漏电流IDDQ的相同关系。注意，缺陷相关的IDDQ曲线具有平的形状，这使得容易将其与无缺陷IDDQ曲线的指数形状区分开。10K欧的曲线几乎完全水平，因为样品电路中的IDDQ由缺陷电阻确定。无论阱偏置如何，存在约VDD穿过缺陷电阻，从而电流独立于阱偏置。在1欧姆的情况中，IDDQ由晶体管限制，所以示出的曲线反映了对在阱偏置上的晶体管饱和电流的依赖。尽管阱偏置确实对漏极饱和电流(IDsat)有影响，即理论近似二次方程，但是缺陷曲线的形状仍可以容易地与无缺陷IDDQ的指数曲线区分。
为了比较，图4示出了现有技术的图，示出了利用同一电路的IDDQ和VDD之间的关系检测缺陷的困难。在该图中，沿垂直轴以毫安(mA)表示IDDQ，沿水平轴以伏(V)表示VDD。同样，虚线表示具有缺陷的电路，实线表示无缺陷IDDQ曲线。在该实例中，无缺陷IDDQ曲线在与图3近似相同的范围上变化。然而，在该情况中，缺陷相关的IDDQ曲线具有更接近无缺陷IDDQ曲线的形状。因此，相比于IDDQ对VDD技术(图4)，通过调节阱偏置产生了更容易区分的曲线形状(图3)。
C.偏离值排除(out1ier rejection)技术另一实施例可以包括在进行测试特定次数n的预定阱偏置设置，并使用n维偏离值排除技术来识别缺陷电路。偏离值排除技术用于定位不符合固有即无缺陷分布的采样。
关于上述的比较实施例，n阱18和p阱16的单独的连线允许独立地调节阱偏置从而独立地调节Vtn(s)和Vtp(s)。该能力是有利的，例如，因为其可以提供两个不同的特征关系用于相比较。这尤其可以用于这样的情况，其中对于阱偏置特征的IDDQ在n晶体管和p晶体管之间非常不同。例如，这样的情况，其中一个晶体管的结果比另一个更显示出缺陷电路的关系。单独的连线还允许通过调节逻辑阈值改变电路状态而不改变其它输入。
阱偏置调节还可以用于有效地关闭、或至少充分减小一种IDDQ，即n或p，并然后相对于至少一个电路参数在另一种上进行多个表征。该表征可以包括电流对电压、电流对温度分析、或电流对阱偏置。还可以包括利用一个测试矢量对另一个测试矢量比较IDDQ。可以期待一次表征一种，以对于被表征的每个元件提供更加均匀的关系，从而提供一组更强、更容易理解的标准关系。这样的技术也可以用于研究关于对泄漏电流的比较。
在另一个实施例中，阱偏置调节可以用作多参数测试中的另一个独立变量(例如，IDDQ对阱偏置对IC速度(由环形振荡器测量))。它还可以用于表征IDDQ，以研究关于其来源。例如，通过一次只加强n晶体管并观察哪个调节影响缺陷相关的IDDQ，流过n晶体管的缺陷相关的IDDQ可以与流过p晶体管的缺陷相关的IDDQ区分。
III.应力测试阱偏置调节可以提供可选的方法对芯片加压，并找出特种电路的潜在缺陷。例如，阱偏置调节允许产生大电流用于加压芯片，而不施加穿过栅极氧化物的高、损坏性的电场，并不需依赖于高温，即不需预烧炉。另外，因为晶体管阈值电压Vt较强地影响切换和静态晶体管电流，该方法允许在加压中调节阱偏置，以获得静态和切换电流的希望混合。因此，提供了用于相比于标准电压应力和预烧应力技术而改进电路应力的方法。另外，该方法还有助于在应力条件下的电路功能，并允许局部化和诊断缺陷。该方法可以用于“转移”栅极氧化物应力，并在预烧中逐芯片地调整阱偏置。与基于电压的测试和IDDQ测试相同，分区也有利于应力测试。
应用1电流控制晶体管切换电流较强地依赖于阈值电压Vt，这根据熟知的简化公式IDSsat＝K*W/2L(Vgs-Vt)^2，其中K是晶体管跨导参数，W是晶体管宽度，L是晶体管长度，Vgs是晶体管栅极和源极节点之间的电压差，以及Vt是晶体管阈值电压。尤其是，调节阱偏置调节了Vt，从而调节了切换电流。如上所述，加压芯片的一个目的是产生大切换电流。调节阱偏置利用在加压中的Vt减小以获得该目的。利用低Vt代替高VDD产生高电流，而不将高的损坏性电场通过栅极氧化物。另外，利用低Vt产生电流可以有助于避免由于串扰的错误缺陷，这在电压应力升高VDD下比在额定VDD下更加严重。可以实现调节阱偏置而调节切换电流(1)在不存在升高的温度或电压下作为应力机构自身；(2)在基于电压的加压中；或(3)在预烧加压中，其中“预烧加压”通常意味着高温加压和有时的高温和高压加压。
晶体管阈值下泄漏电流较强地依赖于阈值电压Vt，这根据简化公式IDSsub＝W/L*Id0*e^(Vgs-Vt)/nV’，其中W是晶体管宽度，L是晶体管长度，Id0是相关于晶体管跨导的过程参数并独立于Vt，Vgs是晶体管栅极和源极节点之间的电压差，Vt是晶体管阈值电压，n是恒定过程参数，通常约为2，以及V’等于kT/q，其中k是Boltzmann常数，T是Kelvin温度，以及q是电子电量。尤其是，增大Vt减小了静态泄漏电流IDDQ。如上所述，加压芯片的另一重要因素是控制功率下拉(drawn)。调节阱偏置使用Vt增大以在加压中减小阈值下泄漏，而获得所述目的。
最后，设计折衷通常要求使电路在应力(升高的电压和/或温度)条件下工作。调节阱偏置允许在加压中使用Vt调节来辅助在预烧条件下工作的电路。
可以将阱偏置调节实施到测试装置上或预烧炉中。另外，它可以用为单独的应力机构或结合升高的电压和/或温度。该选择依赖于将要促进的目标缺陷。另外，在使用预烧炉的情况中，可以一次加压很多电路，并且可以单独地监测每个电路的电流下拉和温度。
在应力测试中的阱偏置调节可以用作简单或复杂的控制机构，用于在测试装置上加压或预烧中切换电流或静态电流。简单电流控制的实例包括在基于电压的加压中总是减小晶体管Vts，以增大切换电流；或在预烧加压中总是增大晶体管Vts以减小静态泄漏电流。
更复杂的电流控制可以包括实例1逐芯片地调整阱偏置控制在预烧炉中可以调节阈值电压Vt以获得希望的切换电流量，而没有不需要的静态泄漏电流。为了实施该策略，将监测在预烧中由芯片引起(draw)的切换电流下拉并调节Vt，使得芯片引起预定的希望切换电流量，所述电流在大部分情况下对于每个芯片相同。短沟道芯片通常引起大的切换电流，从而允许比较长沟道芯片更高的Vt设置。较高的Vt设置将控制静态泄漏电流，其在短沟道芯片中也被期望为更高。另一方面，长沟道芯片需要将Vt设置为更低。可以在预烧测试装置中进行电流测量和Vt控制信号产生。
因为芯片温度较大地由静态和切换电流确定，所述电流又通过阱偏置对Vt的影响较大地依赖于阱偏置，因此阱偏置还可以用于控制温度。例如，通过类似温度计的芯片外部的传感器50(图1)或芯片上传感器52(图1)可以监测每个芯片的温度，并通过控制单元40(图1)控制阱偏置以保持希望的应力测试温度。减小VDD将获得类似的电流限制效果。然而，利用Vt调节提供了两个优点。首先，不同于VDD，阈值电压Vt自身不提供应力。因此，关于增大Vt不存在缺陷促进损耗。其次，增大Vt同时较大地影响切换和阈值下泄漏电流。另一方面，VDD只是较大地影响切换电流。VDD对阈值下泄漏电流IDDQ的影响较弱，只通过漏场感应势垒低(DIBL)效应。
实例2切换阱偏置在预烧或电压应力中切换阱偏置，使得Vts在电路切换时低而在电路不切换时高，提供了作为应力机构的高峰值切换电流，同时限制静态泄漏。该过程可以包括例如，在将要发生电路切换时增大p阱14(图1)的偏置并减小n阱18的偏置，在不发生电路切换时减小p阱14的偏置和增大n阱18的偏置。限制静态泄漏电流减小了功率要求，并有助于防止芯片温度升高和热失控(thermal runaway)。通过将Vt电压与时钟同步化，可以实现在预烧中切换阱偏置。
实例3在相对于额定电压预烧的高电压预烧中设置不同的Vt当希望高电压应力，但不需要整个长度的预烧时，可以通过将Vt设置为高而在预烧的升高电压部分时控制泄漏电流。然后，可能发生(通过将Vt设置为低)在预烧的无升高电压部分时的大切换电流的产生。
应用2在预烧中辅助电路功能阱偏置调节以控制Vt还可以用于帮助电路在预烧操作条件下作用。在预烧中电路在升高的VDD下不能作用的一个原因是，路径延迟比在额定VDD下变为更加RC主导。该变化的发生是由于晶体管加速，而互连并没有。路径延迟组成的变化可能导致违反严格竞态条件。例如，为了防止违反闭锁保持时间，数据必须到达闭锁输入，直到时钟到达时钟输入后的特定时间量。如果数据路径是栅极延迟主导的，而时钟分布网络是导线延迟主导的，由于数据路径相对于时钟分布路径的加速，在升高VDD条件下可能违反保持时间。在额定条件下，可能存在保持时间违反。理想情况下，电路不需要被定时以在超出规格的VDD下工作。为了放宽要求，当电路在升高VDD下运行时可以增大Vt。Vt的增大将阻碍晶体管的加速，对互连延迟没有影响，从而保持路径延迟组成接近在额定电路工作条件下的表现。
电路在预烧条件下不能作用的另一个原因是，高温导致泄漏电流增大，这可能导致动态节点过快地失去其电荷并从而导致电路发生故障。为了避免设计妥协以解决该问题，可以在预烧中增大Vt，这可以降低泄漏电流，并从而阻碍高温效应。类似，高温条件导致VDD下降的问题，这是由于金属功率栅格的电阻增大。通过在全部或部分预烧中增大Vts降低切换电流，减轻了VDD下降，并防止设计者在预烧中必须适应VDD的下降。
实例独立地控制Vtn和Vtp可以用于发现其中电路可以作用的工作条件。例如，为了帮助动态节点保持电荷，可以只增加Vtn，而将Vtp保持在额定值。
应用3分区如上述关于IDDQ测试的描述，具有单独从电路VDD和GND连线的阱的电路可以具有单个共用的p阱节点和单个共用的n阱节点，或者可以将p阱和n阱节点自身分区。如果将阱分区，如图2所示，可以逐分区地控制应力条件，这对于放宽电路的所有分区都必须在相同的应力条件下作用的约束是有用的。另外，可以将Vt引发的高电流应力一次只施加到电路的一个部分上，以最小化功率要求。即使没有分区阱，仍可以一次降低n晶体管和p晶体管的Vt中的一个，以最小化来自功率要求的应力。
分区的阱还有助于定位缺陷。尤其是，可以将“临时”应力缺陷定位到分区，所述“临时”应力缺陷即是只在应力而不在额定工作条件下导致电路故障的那些缺陷。通过利用表现应力阱偏置条件的分区的一个或一组重复运行应力测试，而实现所述定位。可以将包括缺陷的分区识别为其在应力条件下导致故障的分区，所述故障即测试故障或电路故障。如果在测试中系统地进行该过程，则应力相关的持久缺陷也可以被定位到分区。假设不能独立地测试所述分区，这样的定位将需要连续加压每个分区并检测缺陷。在后处理步骤中不能实现定位，因为一旦应力缺陷变成持久的，则无论对哪个分区施加应力条件，都将存在缺陷。
如果路径经过阱偏置分区，可以将故障位置进一步定位到一个分区中的子路径。另外，即使所述阱没有被分区，通过一次只减少Vtn或Vtp，可以区分出其中电流流过n晶体管的临时缺陷与其中功率流过p晶体管的临时缺陷。在加压中控制Vt还可以有助于缺陷表征，或“基于测试的缺陷分析”。尤其是，通过同时在增大的VDD和减小的Vt下测试，可以将对高电流灵敏的问题与由于强场导致的问题区分开。
应用4强电场栅极氧化物应力为了促进一些缺陷，如栅极氧化物缺陷发生故障，可能希望设置升高的电场通过栅极氧化物，用于电路应力的一些部分。对于其p阱14的电压额定在GND电势下的n晶体管，降低p阱电压提供了这样的增大的电场。这对于具有相反极性的p晶体管同样成立。注意，利用阱偏置调节以获得增大的电场比增大VDD以获得增大的电场有利，因为它可以更快地施加。具体为，改变电源电压VDD的操作比改变阱偏置电压慢。另外，尽管增大VDD导致电路引起更多的静态泄漏电流，阱偏置调节减少了静态泄漏电流下拉，从而在栅极氧化物应力中消耗静态功率。在一个实施例中，与电路时钟同步地将阱偏置转移到应力设置。例如，恰好在时钟切换之前将阱偏置设置为额定条件，然后恰好在时钟切换后将其设置为应力偏置，用于(可能相对于额定值加长)的时钟周期的剩余物。假设这些步骤在电路切换中保持额定条件，这可以避免电路在应力条件下正确工作的需要。注意，利用VDD调节代替Vt调节的方法，类似转移型应力将是非常不实用的，因为，如上所述，改变电源电压VDD比改变阱偏置的操作慢得多。
上述在应力测试中阱偏置调节的施加在预烧中控制静态泄漏，并且还有利于控制动态切换电流，而不仅仅是静态电流。而且，该技术包括增大其自身作为应力机构的电流。在相同的电路应力下选择性地控制静态和动态电流也是有利的。代替只利用阱偏置作为在预烧中降低功率的整体方法，调节条件以一次同时优化地加应电路和控制功率是有利的。该技术可以在预烧中逐芯片地调整，并还提供了用于栅极氧化物应力的可选方法。该技术还可以延伸到在预烧中的诊断和电路功能性。
IV.其它应该理解，尽管相关于特定步骤描述了本方法，但是并不是所有的步骤形成如在所附权利要求书中列出的本发明。另外，在很多情况下，只要不偏离本发明的范围，可以改变公开的步骤的特定顺序。
在上述中，可以理解，可以由例如控制单元40的CPU的处理器进行上述方法步骤，执行在存储器中存储的程序产品的指令。可以理解，这里所述的各种器件、�？椤⒒挂约跋低晨梢员皇迪衷谟布�、软件或硬件和软件的组合，并可以与所示不同地划分。其可以通过任意类型的计算机系统或适用于执行这里所述方法的其它装置实施。典型的硬件和软件的组合可以是具有计算机程序的通用计算机系统，所述程序在被载入并执行时控制计算机系统使其执行这里描述的方法。可选的是，可以使用包含专用硬件的专用计算机，用于执行本发明的一个或多个功能任务。还可以将本发明嵌入计算机程序产品中，所述程序产品包括能够实施这里描述的方法和功能的所有特征，并且当被载入计算机系统时可以执行这些方法和功能。在本文中，计算机程序、软件程序、程序、程序产品或软件表示一组指令以任何语言、代码或符号的任何表达，所述指令旨在使具有信息处理能力的系统直接地或在下面的步骤后执行特定功能，所述步骤为(a)转换为另一种语言、代码或符号；以及/或(b)以不同的材料形式再现。
尽管已经结合上述具体实施例描述了本发明，显然，对于本领域的技术人员来说多种替换、修改和变化是显而易见的。因此，上文给出的本发明实施例只是说明性的，而不是为了限制。在不偏离由下面的权利要求书限定的本发明的精神和范围的情况下可以进行各种变化。
工业应用本发明可以用于测试集成电路。
权利要求
1.一种用于测试具有阱(14，18)的集成电路(10)的方法，所述阱单独地从电路VDD和接地连线，所述方法包括以下步骤测试电路，包括单独地调节n晶体管(16)的p阱(14)偏置和p晶体管(20)的n阱(18)偏置；以及通过所述测试确定是否存在缺陷。
2.根据权利要求1的方法，其中所述阱(14，18)包括分区，所述调节步骤包括对至少一个分区相对于至少另一个分区施加不同的阱偏置条件，以及将所述确定步骤整体或逐分区地施加到所述电路。
3.根据权利要求1的方法，其中所述阱(14，18)包括分区，所述调节步骤包括对多个不同的分区施加多个不同的阱偏置条件，以及所述确定步骤包括将所述测试的结果相互比较以定位缺陷。
4.根据权利要求1的方法，其中所述测试步骤还包括用测试矢量激励所述电路，然后在所述确定步骤之前在预定时间调节所述阱偏置。
5.根据权利要求1的方法，其中所述确定步骤包括将所述电路的输出与无缺陷电路的期望结果相比较。
6.根据权利要求1的方法，其中所述确定步骤包括将所述电路的输出与在不同阱偏置条件下的同一电路的结果相比较。
7.根据权利要求1的方法，其中所述测试包括将所述阱偏置调节为多种极值条件中的一种。
8.根据权利要求6的方法，其中所述确定步骤包括在测试期间除阱偏置之外还观测电路参数。
9.根据权利要求6的方法，其中所述测试步骤还包括调节除阱偏置之外的至少一个电路参数。
10.根据权利要求1的方法，其中所述测试步骤还包括基于电压的测试。
11.根据权利要求10的方法，其中所述调节步骤包括以下之一(a)减小所述n晶体管(16)的p阱(14)偏置，并减小所述p晶体管(20)的n阱(18)偏置；(b)增大所述n晶体管的所述p阱偏置，并增大所述p晶体管的所述n阱偏置；以及(c)增大所述n晶体管的所述p阱偏置，并减小所述p晶体管的所述n阱偏置
12.根据权利要求10的方法，其中所述基于电压的测试包括施加低VDD。
13.根据权利要求10的方法，其中所述调节步骤包括第一，将每个阱偏置设置为额定值；第二，将所述n晶体管(16)的所述p阱(14)偏置从额定值增大，并将所述p晶体管(20)的所述n阱(18)偏置设置为额定值；以及第三，将所述n晶体管的所述p阱偏置设置为额定值，并将所述p晶体管的所述n阱偏置从额定值减�。渲性诿扛錾鲜霾街柚浣兴鋈范ú街�。
14.根据权利要求13的方法，其中所述调节步骤还包括第四，将所述n晶体管(16)的所述p阱(14)偏置设置为低于额定值，并将所述p晶体管(20)的所述n阱(18)偏置设置为高于额定值；第五，将所述n晶体管的所述p阱偏置设置为低于额定值，并将所述p晶体管的所述n阱偏置设置为低于额定值；第六，将所述n晶体管的所述p阱偏置设置为高于额定值，并将所述p晶体管的所述n阱偏置设置为高于额定值，其中在每个上述步骤之间进行所述确定步骤。
15.根据权利要求10的方法，其中所述确定步骤包括确定最小阱偏置和最大阱偏置中的至少一个，在其下所述IC(10)以特定速度作用；以及，确定最小和最大阱偏置中的至少一个是否满足预定目标。
16.根据权利要求1的方法，其中所述测试包括测量增大的静态泄漏电流(IDDQ)。
17.根据权利要求16的方法，其中所述调节步骤包括施加阱偏置的增大和减�。越DDQ与阱偏置之间的关系。
18.根据权利要求16的方法，其中所述施加步骤包括对所述n阱(18)和所述p阱(14)施加第一组偏置，然后测量IDDQ；以及对所述n阱和p阱施加不同的第二组偏置，然后测量IDDQ。
19.根据权利要求16的方法，其中所述确定步骤包括将所述施加步骤的结果与无缺陷电路的期待结果相比较。
20.根据权利要求16的方法，其中所述确定步骤包括通过所述施加步骤建立无缺陷电路的IDDQ曲线形状；建立测试电路的IDDQ曲线形状；以及比较所述曲线形状。
21.根据权利要求16的方法，其中所述调节步骤包括设置阱偏置以至少基本减小一种IDDQ，以及所述确定步骤包括相对至少一种电路参数进行对另一种IDDQ的表征。
22.根据权利要求1的方法，其中所述测试包括应力测试。
23.根据权利要求22的方法，其中所述调节步骤包括调节阱偏置以调节切换电流。
24.根据权利要求22的方法，其中所述调节步骤包括调节阱偏置以在预烧加压和高电压加压的至少一种期间调节电流。
25.根据权利要求22的方法，其中所述调节步骤包括调节阱偏置以引起预定量的切换和静态电流中的至少一种。
26.根据权利要求22的方法，其中所述调节步骤包括当进行电路切换时，增大所述p阱偏置并减小所述n阱偏置；以及当不进行电路切换时，减小所述p阱偏置并增大所述n阱偏置。
27.根据权利要求22的方法，其中所述调节步骤包括在高电压预烧期间将阱偏置设置为第一设置，以及在额定电压预烧期间将阱偏置设置为第二设置。
28.根据权利要求22的方法，其中所述调节步骤包括在预烧期间设置阱偏置以保持电路作用。
29.根据权利要求22的方法，其中所述调节步骤包括设置阱偏置以保持应力测试温度。
30.根据权利要求22的方法，其中所述调节步骤包括通过设置穿过所述电路的栅极氧化物的增强电�。诩友蛊诩涞鹘谮迤靡源俳毕�。
31.一种用于测试具有阱(14，18)的半导体电路(10)的方法，所述阱单独地从电路VDD和接地连线，所述方法包括以下步骤通过测量静态泄漏电流测试电路的缺陷；以及增大和减小n晶体管(16)和p晶体管(20)的阱偏置以在测试期间改变各晶体管的阈值电压。
32.一种用于测试具有阱(14，18)的半导体电路(10)的系统，所述阱单独地从电路VDD和接地连线，所述系统包括测试电路的装置(60)，所述测试包括单独地调节n晶体管(16)的阱偏置和p晶体管(20)的阱偏置；以及确定装置(62)，所述确定通过所述测试确定是否存在缺陷。
33.根据权利要求32的系统，还包括用于监测所述IC温度的温度传感器(50，52)，其中所述测试装置(60)调节阱偏置以保持应力测试温度。
全文摘要
一种用于测试半导体电路(10)的方法，包括测试电路并在测试期间调节电路的阱偏置(14，18)。该方法通过在测试期间调节阱偏置改善了基于电压的和IDDQ测试和诊断的分辨率。另外，该方法在应力测试中提供了更有效的应力。该方法应用于IC，其中半导体阱(阱和/或衬底)从芯片VDD和GND单独地连线，允许在测试期间对阱电势的外部控制(40)。总之，本方法依赖于利用阱偏置来改变晶体管的阈值电压。
文档编号G01R31/26GK1742209SQ03826009
公开日2006年3月1日 申请日期2003年2月20日 优先权日2003年2月20日
发明者A·加蒂克, D·A·格罗施, M·D·诺克斯, F·莫提卡, P·奈伊, J·范霍恩, P·S·祖霍斯基 申请人:国际商业机器公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
