专利名称：一种面向同构多核处理器的可测性设计方法
技术领域：
本发明涉及芯片测试技术领域，尤其涉及一种面向同构多核处理器的可测性设计
方法。
背景技术：
随着芯片规模的增大和实时处理要求的提高，单核处理器能力已难以满足要求。 微电子技术的发展使得在单一芯片上集成多个处理器成为可能。根据内含处理器核的种 类，多核处理器可以分为同构多核处理器和异构多核处理器两种。而且随着集成度的提高， 给芯片测试带来了很大的困难，其困难主要表现在大的测试向量和长的测试时间上，使得 芯片的测试成本占据了整个芯片成本中很大的一部分。 为了縮短芯片的测试时间，縮减测试成本，可测性设计(Design ForTest， DFT)应 运而生。可测性设计可广泛地定义为为了全面降低测试的难度对一个给定的电路设计进 行修改，提高电路的可控制性和可观测性。可控制性是指通过在电路输入设定值，可以在电 路的每个节点建立一个特殊的信号值的能力。可观测性是指控制电路的输入，通过电路的 输出可以判断电路任一节点的信号值的能力。 除了专用的可测性设计方法外，目前通常使用的有三种可测性设计方法内建自 测试，边界扫描，路径扫描。三种方法都有各自的优缺点。 内建自测试测试向量都在电路内部自动生成，通常采用伪随机的生成方式。生成 测试码代价�。馐允奔浣铣ぃ孕酒婊幸欢ㄓ跋臁� 边界扫描定义了一个四管脚或五管脚的测试访问端口，一组寄存器和一个测试 访问端口控制器。该方法比较容易扩展，但是需要增加的电路比较复杂。 路径扫描将所有触发器都替换为扫描触发器，连成扫描链。优势是改动简单，对 芯片面积影响相对较小。但是随着电路复杂度的增加，所用到的触发器数目不断增长，长的 扫描链造成测试时间的增长。而且对于同构多核处理器电路来说，无法像边界扫描那样旁 路掉其他的处理器核，导致测试其中某单个处理器核时所需时间较长。
发明内容
( — )要解决的技术问题 有鉴于此，本发明的主要目的在于提供一种面向同构多核处理器的可测性设计方 法，以减少测试时间，降低测试成本。
(二)技术方案为达到上述目的，本发明采用的技术方案如下 —种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结构，将每 个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。
上述方案中，所述将每个处理器核划分为一条或多条扫描链，将外围电路也划分 为一条或多条扫描链，具体包括
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将单个处理器核划分为一条或多条扫描链； 将由单个处理器核划分的扫描链结构运用于其他同构的处理器核，实现多个处理 器核的划分；以及 对外围电路进行扫描链的划分和优化，使扫描链的长度与单个处理器核中扫描链 的长度相同。 上述方案中，所述每条扫描链均不跨越两个处理器核。
上述方案中，所述每个处理器核的扫描链划分都是相同的。
上述方案中，所述每条扫描链的长度大致相同。 上述方案中，所述同构多核处理器有多个测试数据输入端口和多个测试数据输出 端口，支持并行扫描测试。 上述方案中，所述多个测试数据输出端口进一步通过一个并串转换单元使数据通
过一个端口输出。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果 1、利用本发明，在芯片测试时，测试数据由MXN+K个测试数据输入端口输入，进 行MXN+K条扫描链并行扫描，从而大大地縮短了测试时间。而且一部分扫描链是相同结构 的，测试码复杂度也减少，这些都能縮减测试成本。在测试同构多核处理器中任一单核性能 时，只需选择其中若干条扫描链，达到了 "旁路"其余处理器核的效果。 2、本发明提出的可测性设计方法可以使用在任何同构多核处理器芯片上，不管芯 片中的核是CPU核，DSP核，还是其他。
图1是同构多核处理器电路的结构示意图；
图2是本发明提出的多扫描链的结构示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。 芯片在生产制造后，为了保证芯片的可靠运行，需要进行测试。而随着集成电路的
越来越复杂，测试成本越来越高，所花费的时间也越来越长。这跟工业界想要的较短的上市
时间和较大的利润形成了一个矛盾。所以必须在芯片的设计时就得考虑到有关测试的问
题，通过对电路做一定的修改使测试变得更加容易而又经济。本发明就提出了这样一个行
之有效的方法。提出了一个面向同构多核处理器的多扫描链并行扫描的结构。目前有很多
EDA工具可以提供扫描链的插入，所以本发明很容易在电路设计中贯彻和实施。 本发明是一种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结
构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。每
条扫描链都不会跨越两个处理器核。每个处理器核的扫描链划分都是一样的。每条扫描链
的长度大致相仿。 其中，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链，具体包括 将单个处理器核划分为一条或多条扫描链； 将由单个处理器核划分的扫描链结构运用于其他同构的处理器核，实现多个处理 器核的划分；以及 对外围电路进行扫描链的划分和优化，使扫描链的长度与单个处理器核中扫描链 的长度相同。 上述将每个处理器核按相同的策略和结构划分为一条或多条扫描链和将外围电 路也划分为一条或多条扫描链的过程，一般也可以称之为同构扫描链插入，是本发明的关 键。 根据本发明提出的可测性设计方法，所述同构多核处理器有多个测试数据输入端 口和多个测试数据输出端口，支持同一组测试码操作对多个处理器核的并行扫描测试，减 少同构多核处理器芯片在测试设备上的扫描测试时间，从而节约了芯片的测试成本。所述 多个测试数据输出端口可进一步通过一个并串转换单元使数据通过一个端口输出。
假设同构多核处理器有M个处理器核，每一个处理器核划分为N条扫描链，外围电 路被划分为K条扫描链，则整个同构多核处理器芯片共有MXN+K条扫描链。同构多核处理 器芯片有MXN+K个测试数据输入端口，输出的端口可以是MXN+K个，也可以通过并串转换 单元使输出数据通过一个端口输出。 同构多核处理器电路由相同结构的处理器核和外围电路构成，如附图l所示。图2 是本发明提出的基于同构多核处理器多扫描链的结构示意图。在插入扫描链的时候，首先 只对单个处理器核进行操作，其余电路均保持原状。对单个处理器核进行优化，划分成一条 还是N条扫描链取决于测试时间与芯片引脚数目增加的折衷。对于处理器核数M比较大的 情况，使N二 l是比较好的一个选择。然后将同样的划分运用到其余M-1个处理器核。最 后保持这些划分不变，让EDA工具对外围电路进行扫描链插入，外围电路被划分为K条扫描 链，这些扫描链的长度与处理器核划分的扫描链大致相仿，以节约扫描测试的所需时间。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
一种面向同构多核处理器的可测性设计方法，其特征在于，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。
2. 根据权利要求1所述的面向同构多核处理器的可测性设计方法，其特征在于，所述将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链，具体包括将单个处理器核划分为一条或多条扫描链；将由单个处理器核划分的扫描链结构运用于其他同构的处理器核，实现多个处理器核的划分；以及对外围电路进行扫描链的划分和优化，使扫描链的长度与单个处理器核中扫描链的长度相同。
3. 根据权利要求1或2所述的面向同构多核处理器的可测性设计方法，其特征在于，所述每条扫描链均不跨越两个处理器核。
4. 根据权利要求1或2所述的面向同构多核处理器的可测性设计方法，其特征在于，所述每个处理器核的扫描链划分都是相同的。
5. 根据权利要求1或2所述的面向同构多核处理器的可测性设计方法，其特征在于，所述每条扫描链的长度大致相同。
6. 根据权利要求1或2所述的面向同构多核处理器的可测性设计方法，其特征在于，所述同构多核处理器有多个测试数据输入端口和多个测试数据输出端口 ，支持并行扫描测
7.根据权利要求6所述的面向同构多核处理器的可测性设计方法，其特征在于，所述多个测试数据输出端口进一步通过一个并串转换单元使数据通过一个端口输出。
全文摘要
本发明公开了一种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。利用本发明，在芯片测试时，测试数据由M×N+K个测试数据输入端口输入，进行M×N+K条扫描链并行扫描，从而大大地缩短了测试时间。而且一部分扫描链是相同结构的，测试码复杂度也减少，这些都能缩减测试成本。在测试同构多核处理器中任一单核性能时，只需选择其中若干条扫描链，达到了“旁路”其余处理器核的效果。
文档编号G01R31/3185GK101738580SQ20081022668
公开日2010年6月16日 申请日期2008年11月19日 优先权日2008年11月19日
发明者梁利平, 王志君 申请人:中国科学院微电子研究所
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