一种基于fpga技术的视觉目标自适应检测控制器的制作方法-山东亚星游戏官网机床有限公司

专利名称：一种基于fpga技术的视觉目标自适应检测控制器的制作方法
技术领域：
本发明属于视觉目标自适应检测控制装置，具体涉及一种基于FPGA技术的视觉目标自适应检测控制装置。
背景技术：
随着自动控制技术的发展，机器视觉系统已应用到检测、测量、定位以及识别等领域得到了较广泛的应用，利用图像处理及机器视觉技术进行检测的最大特点是能进行无接触测量，与传统检测方法相比，视觉检测技术具有可重复性强、非接触、速度快和精度高等优点，因此机器视觉为生产过程检测领域提供了一种准确度和低成本兼容的方法。目前典型的机器视觉系统绝大多数仍然是基于纯软件的设计方案，其机器视觉系统基本结构主要包括照明光源、图像采集卡、PC处理计算机，以及相应的图像处理程序等组成。由于大多数的机器视觉系统的检测对象都是运动物体，系统处理的时间和处理速度有着较严格的要求，而基于PC的图像的处理和分析软件采用的是window平台下的软件架构，对计算机性能依赖较大，还造成机器视觉系统的体积大、不方便移动。如“基于机器视觉的高速瓜果品质识别系统”(CN1462875)包括图像采集系统、光学成像系统和光纤传感器，采用外部信号触发控制图像采集、双CCD三维立体视觉和彩色图像处理技术，但其图像处理程序是基于Window开发的，采集系统的体积较大；“基于视频车辆光学特征识别匹配的交通流量检测系统”该系统也是基于Window开发，其硬件结构由照明器、视频输入器、图像采集卡、主控PC机、显示器和触发装置等组成。

发明内容
本发明的目的是针对现有技术的不足，提供一种实时性好、数据处理速度快、体积小、工作可靠的基于FPGA技术的视觉自适应检测控制器。本发明的技术方案是以下述方式实现的:一种基于FPGA技术的视觉目标自适应检测控制器，包括CCD摄像头、视频输入�？�、时钟�？椤⒋衅髂？�、位置驱动与控制模块以、FPGA视频检测控制器；
CCD摄像头的模拟视频输出信号端与视频输入�？榈哪Ｄ馐悠凳淙胄藕哦肆樱皇悠凳淙肽？榈氖悠凳涑龆擞隖PGA视频检测控制器的视频预处理单元输入端连接，视频输入�？榈耐娇刂菩藕哦擞隖PGA视频检测控制器的同步控制端连接，视频输入�？榈呐渲每刂谱芟叨擞隖PGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制�？榈目刂菩藕哦肆樱現PGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制�？榈哪勘晡恢眯藕攀淙胱芟吡樱恢们肟刂颇？榈那藕哦擞胫葱械缁那藕哦肆樱籉PGA视频检测控制器的目标位置检测输入信号端与传感器�？榈哪勘晡恢眉觳馐涑鲂藕哦肆樱籉PGA视频检测控制器的时钟输入端与时钟�？榈氖敝邮涑龆肆樱�
FPGA视频检测控制器的数据总线和地址总线分别与FLASH�？�、SDRAM�？�、SDRAMl�？榈氖葑芟吆偷刂纷芟吡樱籉PGA视频检测控制器的SDRAM控制输出端与SDRAM�？榈目刂剖淙攵肆樱現PGA视频检测控制器的SDRAMl控制输出端与SDRAMl�？榈目刂剖淙攵肆樱籉PGA视频检测控制器的Flash控制输出端与Flash�？榈目刂剖淙攵肆�。所述FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成。所述逻辑控制单元由时钟分频�？�、控制�？樽槌�。所述视频预处理单元由视频控制器�？椤IFO模块、滤波�？�、存储�？�、SDRAM控制�？樽槌�。所述视频目标检测单元由Flash控制模块、双口 RAM�？�、光线检测�？�、图像检测模块、粒子群优化模块组成。所述的目标位置输出单元由输出控制�？�、FIFO-A模块组成。本发明是基于现场可编程阵列FPGA (Field Programmable Gate Array)芯片的设计，在硬件设计上采用�？榛缴杓疲子谟布纳叮被箍梢韵略夭煌耐枷窦觳獬绦颍允视Σ煌墓ぷ魈跫哂惺荽硭倏�、集成度高，系统的体积小、现场工作可靠等特点。

图1是本发明的原理框图。图2是FPGA视频检测控制器中逻辑控制单元的原理框图。图3是FPGA视频检测控制器中图像预处理单元的原理框图。图4是FPGA视频检测控制器中视频目标检测单元的原理框图。图5是FPGA视频检测控制器中目标位置输出单元的原理框图。
具体实施例方式如图1所示，一种基于FPGA技术的视觉目标自适应检测控制器，该装置包括CXD摄像头、视频输入模块、时钟�？�、传感器�？�、位置驱动与控制�？橐约癋PGA视频检测控制器；所述的FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成。CCD摄像头的模拟视频输出信号端与视频输入�？榈哪Ｄ馐悠凳淙胄藕哦肆樱皇悠凳淙肽？榈氖悠凳涑龆擞隖PGA视频检测控制器的视频预处理单元输入端连接，视频输入模块的同步控制信号端与FPGA视频检测控制器的同步控制端连接，视频输入�？榈呐渲每刂谱芟叨擞隖PGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制�？榈目刂菩藕哦肆樱現PGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制�？榈哪勘晡恢眯藕攀淙胱芟吡樱恢们肟刂颇？榈那藕哦擞胫葱械缁那藕哦肆樱籉PGA视频检测控制器的目标位置检测输入信号端与传感器�？榈哪勘晡恢眉觳馐涑鲂藕哦肆樱籉PGA视频检测控制器的时钟输入端与时钟�？榈氖敝邮涑龆肆樱籉PGA视频检测控制器的数据总线和地址总线分别与FLASH�？椤DRAM�？�、SDRAMl�？榈氖葑芟吆偷刂纷芟吡樱籉PGA视频检测控制器的SDRAM控制输出端与SDRAM�？榈目刂剖淙攵肆樱現PGA视频检测控制器的SDRAMl控制输出端与SDRAMl�？榈目刂剖淙攵肆樱籉PGA视频检测控制器的Flash控制输出端与Flash�？榈目刂剖淙攵肆�。如图2所示，所述FPGA视频检测控制器的逻辑控制单元由时钟分频�？椤⒖刂颇？樽槌�。其中:
时钟分频�？榈氖敝邮淙攵薈LK与时钟�？榈氖敝邮涑龆薈LK连接；时钟分频�？榈氖敝邮涑龆薈LKl分别与逻辑控制单元的控制�？榈氖敝邮淙攵薈LK1、视频预处理单元的时钟输入端CLKl连接；时钟分频�？榈氖敝邮涑龆薈LK2与视频目标检测单元的时钟输入端CLK2连接；时钟分频�？榈氖敝邮涑龆薈LK3与目标位置输出单元的时钟输入端CLK3连接；
控制�？榈耐匠∑凳淙攵薒LC、同步水平输入端HS、同步垂直输入端VS分别与相应的视频输入�？榈耐匠∑凳涑龆薒LC、同步水平输出端HS、同步垂直输出端VS连接；控制�？榈牟杉シ⑿藕攀涑龆薘EADY与视频输入�？榈牟杉シ⑿藕攀淙攵薘EADY连接；控制�？榈哪勘晡恢眯藕攀涑隹刂贫薘EY与目标位置输出单元的目标位置信号输出控制端REY连接；控制�？榈耐枷窦觳馇肭笮藕趴刂贫薘eQ与视频目标检测单元的图像检测模块的图像检测请求信号控制端ReQ连接；视频目标检测单元的图像检测�？榈耐枷窦觳馄舳藕趴刂贫薐cQD与视频目标检测单元的图像检测启动信号控制端JcQD连接；控制�？榈耐枷窦觳馔瓿尚藕趴刂贫薙rED与图像检测�？榈耐枷窦觳馔瓿尚藕趴刂贫薙rED连接；控制�？榈闹噶钍涑龆薉B与视频预处理单元的视频控制器�？榈闹噶钍淙攵薉B连接；控制�？榈耐枷翊娲⑼瓿芍卸闲藕攀淙攵薎NTl与视频预处理单元的图像存储完成中断信号输出端INTl连接；控制�？榈哪勘晡恢眉觳馐淙胄藕哦薚RI与传感器�？榈哪勘晡恢眉觳馐涑鲂藕哦薚RI连接。如图3所示，所述FPGA视频检测控制器的视频预处理单元由视频控制器�？�、FIFO�？�、滤波模块、存储�？椤DRAM控制�？樽槌�。其中:
视频控制器�？榈闹噶钍淙攵薉B与逻辑控制单元的指令输出端DB连接；视频控制器�？榈呐渲米芟逤B1、CB2与视频输入�？榈呐渲米芟逤B1、CB2连接；视频控制器�？榈牡刂肥涑鲎芟逜D[21:0]与视频预处理单元的滤波�？榈牡刂肥淙胱芟逜D[21:0]连接；视频控制器�？榈耐枷褚莆豢刂剖涑龆薗D与视频预处理单元的FIFO�？榈耐枷褚莆豢刂剖淙攵薗D连接；视频控制器�？榈氖敝邮淙攵薈LKl与逻辑控制单元的时钟输出端CLKl连接；
FIFO�？榈哪Ｄ馐悠凳淙胧葑芟遃I [15:0]与视频输入�？榈哪Ｄ馐悠凳菔涑鲎芟遃I [15:0]连接；FIFO�？榈氖悠凳涑鍪葑芟逥B I [7:0]、DB2 [7:0]、DB3 [7:0]分别与滤波�？榈氖悠凳淙胧葑芟逥Bl [7:0]、DB2 [7:0]、DB3 [7:0]连接；FIFO�？榈耐枷褚莆豢刂剖淙攵薗D与视频预处理单元的视频控制器�？榈耐枷褚莆豢刂剖涑龆薗D连接；FIF0�？榈氖敝邮淙攵薈LKl与逻辑控制单元的时钟输出端CLKl连接；
视频预处理单元的滤波�？榈氖悠凳淙胧葑芟逥Bl [7:0]、DB2 [7:0]、DB3 [7:0]分别与FIFO�？榈氖悠凳涑鍪葑芟逥Bl [7:0]、DB2 [7:0]、DB3 [7:0]连接；滤波模块的地址输入总线AD[21:0]与视频控制器�？榈牡刂肥涑鲎芟逜D[21:0]连接；滤波�？榈氖悠凳涑鍪葑芟逥B[7:0]与存储�？榈氖悠凳淙胧葑芟逥B[7:0]连接；滤波�？榈牡刂肥涑鲎芟逜l [21:0]与存储�？榈牡牡刂肥淙胱芟逜l [21:0]连接；滤波�？榈氖敝邮淙攵薈LKl与逻辑控制单元的时钟输出端CLKl连接；存储�？榈氖悠凳淙胧葑芟逥B [7:0]与滤波�？榈氖悠凳涑鍪葑芟逥B [7:0]连接；存储�？榈牡刂肥淙胱芟逜l [21:0]与滤波�？榈牡刂肥涑鲎芟逜l [21:0]连接；存储�？榈氖悠凳涑鲎芟逥 [7:0]与SDRAM�？�、SDRAMl�？榈氖葑芟逥 [7:0]连接；存储�？榈牡刂肥涑鲎芟逜2[21:0]与SDRAM控制模块的地址输入总线A2[21:0]连接；存储�？榈耐枷翊娲⑼瓿芍卸闲藕攀涑龆薎NTl与逻辑控制单元的图像存储完成中断信号输入端INTl连接；存储�？榈腟DRAM读写控制端R/W-1与视频预处理单元的SDRAM控制模块的SDRAM读写控制端R/W-1连接；存储�？榈腟DRAM片选控制端SDCEl与SDRAM控制�？榈腟DRAM片选控制端SDCEl连接；存储�？榈氖敝邮淙攵薈LKl与逻辑控制单元的时钟输出端CLKl连接；
视频预处理单元的SDRAM控制�？榈牡刂肥淙胱芟逜2 [21:0]与存储�？榈牡刂肥涑鲎芟逜2 [21:0]连接；视频预处理单元的SDRAM控制�？榈腟DRAM读写控制端R/W-1与视频预处理单元的存储�？榈腟DRAM读写控制端R/W-1连接；视频预处理单元的SDRAM控制�？榈腟DRAM读写控制端R/W-2与视频目标检测单元的SDRAM读写控制端R/W-2连接；视频预处理单元的SDRAM控制模块的SDRAM片选控制端SDCEl与视频预处理单元的存储�？榈腟DRAM片选控制端SDCEl连接；视频预处理单元的SDRAM控制�？榈腟DRAM片选控制端SDCE2与视频目标检测单元的SDRAM片选控制端SDCE2连接；视频预处理单元的SDRAM控制�？榈牡刂肥涑鲎芟逜[21:0]与SDRAM模块、SDRAMl模块的地址输入总线A[21:0]连接；视频预处理单元的SDRAM控制�？榈腟DRAM读写控制端SDR/W1、SDR/W2分别与相应的SDRAM�？槎列纯刂贫薙DR/W1、SDRAMl模块的SDRAM读写控制端SDR/W2连接；视频预处理单元的SDRAM控制�？榈腟DRAM片选控制端CE1、CE2分别与相应的SDRAM�？镾DRAM片选控制端CEUSDRAMl�？榈腟DRAM片选控制端CE2连接；视频预处理单元的SDRAM控制�？榈氖敝邮淙攵薈LKl与逻辑控制单元的时钟输出端CLKl连接。如图4所示，所述FPGA视频检测控制器的视频目标检测单元由Flash控制�？�、双口 RAM�？�、光线检测�？椤⑼枷窦觳饽？�、粒子群优化模块组成。其中:
视频目标检测单元的Flash控制�？榈牡刂肥淙胱芟逜2[21:0]分别与视频目标检测单元的图像检测�？椤⑹悠的勘昙觳獾ピ牧Ｗ尤河呕？榈牡刂肥涑鲎芟逜2[21:0]连接；视频目标检测单元的Flash控制模块的Flash读写控制端FR/W1、FR/W2分别与视频目标检测单元的粒子群优化�？榈腇lash读写控制端FR/W1、视频目标检测单元的图像检测�？榈腇lash读写控制端FR/W2连接；视频目标检测单元的Flash控制�？榈腇lash片选控制端FCE1、FCE2分别与视频目标检测单元的粒子群优化�？榈腇lash片选控制端FCEl、视频目标检测单元的图像检测�？榈腇lash片选控制端FCE2连接；视频目标检测单元的Flash控制�？榈牡刂肥涑鲎芟逜[21:0]与Flash�？榈牡刂肥淙胱芟逜[21:0]连接；视频目标检测单元的Flash控制�？榈腇lash读写控制端FR/W与Flash�？榈腇lash读写控制端FR/W连接；视频目标检测单元的Flash控制�？榈腇lash片选控制端FCE与Flash�？榈腇lash片选控制端FCE连接；视频目标检测单元的Flash控制�？榈氖敝邮淙攵薈LK2与逻辑控制单元的时钟输出端CLK2连接；
视频目标检测单元的双口 RAM�？榈乃� RAM地址输入总线ABl [16:0]、AB2 [16:0]分别与视频目标检测单元的粒子群优化�？榈乃� RAM输出总线ABl [16:0]、视频目标检测单元的图像检测�？榈乃� RAM输出总线AB2 [16:0]连接；视频目标检测单元的双口 RAM�？榈乃� RAM数据总线DBl [7:0]、DB2[7:0]分别与视频目标检测单元的粒子群优化�？榈乃� RAM数据总线DB1[7:0]、视频目标检测单元的图像检测�？榈乃� RAM数据总线DB2[7:0]连接；视频目标检测单元的双口 RAM�？榈乃� RAM片选控制端CE_1、CE_2分别与视频目标检测单元的粒子群优化�？榈乃� RAM片选控制端CE-1、视频目标检测单元的图像检测�？榈乃� RAM片选控制端CE-2连接；视频目标检测单元的双口 RAM模块的读写控制端R/W-1、R/W-2分别与视频目标检测单元的粒子群优化模块的读写控制端R/W-1、视频目标检测单元的图像检测�？榈亩列纯刂贫薘/W-2连接；视频目标检测单元的双口 RAM�？榈氖敝邮淙攵薈LK2与逻辑控制单元的时钟输出端CLK2连接；
视频目标检测单元的光线检测�？榈氖葑芟逥 [7:0]与SDRAM�？�、SDRAMl�？榈氖葑芟逥 [7:0]连接；视频目标检测单元的光线检测�？榈耐枷窦觳馇肭笮藕趴刂贫薘eQ与逻辑控制单元的图像检测请求信号控制端ReQ连接；视频目标检测单元的光线检测模块的中断输出端INT2与视频目标检测单元的粒子群优化�？榈闹卸鲜淙攵薎NT2连接；视频目标检测单元的光线检测�？榈氖敝邮淙攵薈LK2与逻辑控制单元的时钟输出端CLK2连接;
视频目标检测单元的粒子群优化模块的地址输出总线A2[21:0]与视频目标检测单元的Flash控制模块的地址输入总线A2 [21:0]连接；视频目标检测单元的粒子群优化模块的数据总线D [7:0]分别与Flash�？�、SDRAM�？�、SDRAMl�？榈氖葑芟逥 [7:0]连接；视频目标检测单元的粒子群优化�？榈乃� RAM地址输出总线ABl [16:0]与双口 RAM�？榈乃� RAM地址输入总线ABl [16:0]连接；视频目标检测单元的粒子群优化�？榈乃赗AM�？槭葑芟逥B I [7:0]与双口 RAM�？榈乃� RAM数据总线DB I [7:0]连接；视频目标检测单元的粒子群优化的Flash片选控制端FCEl与Flash控制�？榈腇lash片选控制端FCEl连接；视频目标检测单元的粒子群优化的Flash读写控制端FR/W1与Flash控制�？榈腇lash读写控制端FR/W1连接；视频目标检测单元的粒子群优化�？榈乃� RAM读写控制端R/W-3与双口 RAM�？榈乃� RAM读写控制端R/W-2连接；视频目标检测单元的粒子群优化�？榈乃� RAM片选控制端CE-1与双口 RAM�？榈乃� RAM片选控制端CE-1连接；视频目标检测单元的粒子群优化�？榈闹卸鲜淙攵薎NT2与视频目标检测单元的光线检测�？榈闹卸鲜涑龆薎NT2连接；视频目标检测单元的粒子群优化�？榈谋尘案恢卸鲜涑龆薎NT3与视频目标检测单元的图像检测模块的背景更换中断输入端INT3连接；视频目标检测单元的粒子群优化模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接；
视频目标检测单元的图像检测�？榈牡刂肥涑鲎芟逜2[21:0]与视频目标检测单元的Flash控制�？�、图像预处理单元的地址输入总线A2[21:0]连接；视频目标检测单元的图像检测�？榈氖葑芟逥 [7:0]与Flash�？�、SDRAM�？�、SDRAMl�？榈氖葑芟逥 [7:0]连接；视频目标检测单元的图像检测�？榈乃� RAM地址输出总线AB2 [16:0]与视频目标检测单元的双口 RAM模块的双口 RAM地址输入总线AB2 [16:0]连接；视频目标检测单元的图像检测�？榈乃� RAM数据总线DB2 [7:0]与视频目标检测单元的双口 RAM�？榈乃赗AM数据总线DB2 [7:0]连接；视频目标检测单元的图像检测�？榈腇lash片选控制端FCE2与Flash控制�？榈腇lash片选控制端FCE2连接；视频目标检测单元的图像检测�？榈腇lash读写控制端FR/W2与Flash控制�？榈腇lash读写控制端FR/W2连接；视频目标检测单元的图像检测模块的读写控制端R/W-2分别与双口 RAM�？�、图像预处理单元的读写控制端R/W-2连接；视频目标检测单元的图像检测模块的双口 RAM片选控制端CE-2与图像预处理单元的双口 RAM�？榈乃� RAM片选控制端CE-2连接；视频目标检测单元的图像检测�？榈腟DRAM片选控制端SDCE2与图像预处理单元的SDRAM片选控制端SDCE2连接；视频目标检测单元的图像检测�？榈耐枷窦觳馄舳藕趴刂贫薐cQD与逻辑控制单元的图像检测启动信号控制端JcQD连接；视频目标检测单元的图像检测模块的图像检测完成信号输出端SrED与逻辑控制单元的图像检测完成信号输入端SrED连接；视频目标检测单元的图像检测�？榈耐枷窦觳馇肭笮藕趴刂贫薘eQ与逻辑控制单元的图像检测请求信号控制端ReQ连接；视频目标检测单元的图像检测�？榈谋尘案恢卸鲜淙攵薎NT3与视频目标检测单元的粒子群优化�？榈谋尘案恢卸鲜涑龆薎NT3连接；视频目标检测单元的图像检测�？榈哪勘晡恢檬涑鲂藕抛芟遈0[11:0]与目标位置输出单元的目标位置输入信号总线Υ0[11:0]连接；视频目标检测单元的图像检测�？榈氖敝邮淙攵薈LK2与逻辑控制单元的时钟输出端CLK2连接。如图5所示，所述FPGA视频检测控制器的目标位置输出单元由输出控制�？�、FIFO-A�？樽槌�。其中:
目标位置输出单元的FIFO-A�？榈哪勘晡恢檬淙胄藕抛芟擀�0[11:0]与视频目标检测单元的图像检测模块的目标位置输出信号总线Υ0[11:0]连接；目标位置输出单元的FIFO-A�？榈哪勘晡恢檬涑鲂藕抛芟遀0[11:0]与位置驱动与控制�？榈哪勘晡恢檬淙胄藕抛芟遀0[11:0]连接；目标位置输出单元的FIFO-A�？榈氖敝邮淙攵薈LK3与逻辑控制单元的时钟输出端CLK3连接；
目标位置输出单元的输出控制�？榈氖菔涑隹刂贫薘eAD与位置驱动与控制�？榈氖菔淙肟刂贫薘eAD连接；目标位置输出单元的输出控制�？榈氖莘⑺颓肭笫淙攵薘Q与位置驱动与控制�？榈氖莘⑺颓肭笫涑龆薘Q连接；目标位置输出单元的输出控制�？榈氖荻列藕攀淙攵薘EAD与位置驱动与控制�？榈氖荻列藕攀涑龆薘EAD连接；目标位置输出单元的输出控制�？榈闹卸闲藕攀淙攵薎NT4与位置驱动与控制�？榈闹卸闲藕攀涑龆薎NT4连接；目标位置输出单元的输出控制�？榈哪勘晡恢眯藕攀涑隹刂贫薘EY与逻辑控制单元的目标位置信号输出控制端REY连接；目标位置输出单元的输出控制�？榈氖敝邮淙攵薈LK3与逻辑控制单元的时钟输出端CLK3连接。本发明的详细工作流程如下:通电之后，基于FPGA技术的视觉目标自适应检测控制器的FPGA视觉检测控制器首先执行系统初始化程序，逻辑控制单元的控制�？槭涑鲋噶頓B到图像预处理单元的视频控制器模块的指令输入端DB，图像预处理单元的视频控制器�？榫渲么凶芟逤B1、CB2对视频输入�？榻邢低撑渲茫幌低撑渲猛瓿珊螅現PGA视觉检测控制器的逻辑控制单元的控制�？槭涑霾杉シ⑿藕臨EADY到视频输入�？椋悠凳淙肽？榭冀邮誄CD摄像机的模拟输入信号，并转换为相应格式的数字视频信号，数字视频信号经FPGA视觉检测控制器的模拟视频输入数据总线VI [15:0]，在时钟CLKl的控制下输入到FPGA视觉检测控制器的图像预处理单元的FIFO�？橹�。图像预处理单元的FIFO�？橥ü莆患拇娌僮鹘惺淙氲耐枷袷葑晃�3列并行输出的图像信号DBl [7:0]、DB2 [7:0]、DB3 [7:0];图像预处理单元的FIFO�？榈�3列并行输出的图像信号DBl [7:0]、DB2 [7:0]、DB3 [7:0]并行输入到滤波�？橹校�3 X 3中值滤波处理，中值滤波算法为:首先将FIFO�？橹械氖悠低枷衩恳涣邪凑丈蚺判颍恢笕〉谝涣械淖钚≈�、第二列的中值、第三列的最大值；最后取这三个值的中值，即med=med(min I, med2, max 3)。视频预处理单元的存储�？槭涑鯯DRAM读写控制端R/W_l、SDRAM片选控制端SDCEl到SDRAM控制�？橹校璖DRAM控制模块解码处理后输出相应的SDRAM�？�、SDRMl�？榈钠⌒藕臗EUCEl和读写信号SDR/W1、SDR/W2，以“乒乓”存储的方式将滤波�？榈氖悠凳涑鲎芟逥B[7:0]输出的中值滤波处理的视频信号按图像的奇偶场分别存储到SDRAM模块和SDRMl�？橹�。一帧图像预处理后，图像预处理单元的存储模块输出图像存储完成中断信号INTl到逻辑控制单元，逻辑控制单元的采集触发信号READY控制视频输入模块输入下一帧图像，并输出图像检测启动信号ReQ到视频目标检测单元，控制视频目标检测单元读取处理过的图像数据；视频目标检测单元在接受逻辑控制单元的图像检测启动信号ReQ，通过光线检测模块开始对采集图像进行图像光线情况进行检测。本实施例中FPGA视觉检测控制器的视频目标检测单元采用背景差检测算法进行视觉运动目标的检测，背景差检测算法是将采集图像与背景图像作灰度差运算，其中灰度值不为零的点可以认为是目标点。为了提高视觉目标检测的准确性，对背景差检测算法的背景建模采用以多个典型的背景图像构成背景图像库的多图像建模方法。在实际检测过程中，通过在多图像模型中选取合适的背景图像的方法，以提高背景差检测算法准确性。FPGA视觉检测控制器的光线检测�？椴捎猛枷窬植抗庀呒觳馑惴ǎ诓杉枷裆涎≡裎宕嗫爻【肮庀弑浠觳馇�(50X 150像素点)，以被检测局部区域内图像的平均灰度直方图信息
权利要求
1.一种基于FPGA技术的视觉目标自适应检测控制器，其特征在于:包括C⑶摄像头、视频输入模块、时钟�？�、传感器�？�、位置驱动与控制�？橐�、FPGA视频检测控制器；CCD摄像头的模拟视频输出信号端与视频输入�？榈哪Ｄ馐悠凳淙胄藕哦肆樱皇悠凳淙肽？榈氖悠凳涑龆擞隖PGA视频检测控制器的视频预处理单元输入端连接，视频输入�？榈耐娇刂菩藕哦擞隖PGA视频检测控制器的同步控制端连接，视频输入�？榈呐渲每刂谱芟叨擞隖PGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制�？榈目刂菩藕哦肆樱現PGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制模块的目标位置信号输入总线连接，位置驱动与控制�？榈那藕哦擞胫葱械缁那藕哦肆樱籉PGA视频检测控制器的目标位置检测输入信号端与传感器�？榈哪勘晡恢眉觳馐涑鲂藕哦肆樱籉PGA视频检测控制器的时钟输入端与时钟�？榈氖敝邮涑龆肆樱籉PGA视频检测控制器的数据总线和地址总线分别与FLASH�？椤DRAM�？�、SDRAMl模块的数据总线和地址总线连接；FPGA视频检测控制器的SDRAM控制输出端与SDRAM�？榈目刂剖淙攵肆樱現PGA视频检测控制器的SDRAMl控制输出端与SDRAMl�？榈目刂剖淙攵肆樱籉PGA视频检测控制器的Flash控制输出端与Flash�？榈目刂剖淙攵肆印�
2.根据权利要求1所述的基于FPGA技术的视觉目标自适应检测控制器，其特征在于:所述FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成。
3.根据权利要求2所述的基于FPGA技术的视觉目标自适应检测控制器，其特征在于:所述逻辑控制单元由时钟分频�？�、控制模块组成。
4.根据权利要求2所述的基于FPGA技术的视觉目标自适应检测控制器，其特征在于:所述视频预处理单元由视频控制器�？�、FIFO�？�、滤波�？�、存储模块、SDRAM控制模块组成。
5.根据权利要求2所述的基于FPGA技术的视觉目标自适应检测控制器，其特征在于:所述视频目标检测单元由Flash控制�？�、双口 RAM模块、光线检测模块、图像检测�？�、粒子群优化�？樽槌�。
6.根据权利要求2所述的基于FPGA技术的视觉目标自适应检测控制器，其特征在于:所述的目标位置输出单元由输出控制�？�、FIFO-A�？樽槌�。
全文摘要
本发明公开一种基于FPGA技术的视觉目标自适应检测控制器，包括CCD摄像头、视频输入�？椤⑹敝幽？椤⒋衅髂？�、位置驱动与控制�？橐�、FPGA视频检测控制器。本发明是基于现场可编程阵列FPGA芯片的设计，在硬件设计上采用�？榛缴杓疲子谟布纳叮被箍梢韵略夭煌耐枷窦觳獬绦颍允视Σ煌墓ぷ魈跫哂惺荽硭倏�、集成度高，系统的体积小、现场工作可靠等特点。
文档编号G01N21/84GK103179332SQ201110434839
公开日2013年6月26日申请日期2011年12月22日优先权日2011年12月22日
发明者陈伟, 邢梅香, 宋丽君, 赵旎, 董红政, 王波, 姚雷博申请人:洛阳理工学院

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一种基于fpga技术的视觉目标自适应检测控制器的制作方法