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专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，特别涉及以能够进行跳变扫描测试的方式构成的半导体集成电路。
背景技术：
伴随着近年来的半导体集成电路的高速化以及大規模化，要求能够在短时间内对所制造的半导体集成电路实施检查或工作试验的方法。作为半导体集成电路的测试方法，存在扫描测试。用于进行扫描测试的扫描电路例如如图4所示的扫描电路100那样，是用扫描触发器(扫描FF)103a 103d置換了半导体集成电路内的触发器(D-FF)的结构。扫描FF是 具有扫描输入端子和扫描输出端子的触发器，依次将位于前级的扫描FF的扫描输出端子Q和位于后级的扫描FF的扫描输入端子SD连接，形成扫描路径。具体地说，是以下结构如图4所示，在触发器的数据输入D设置多路选择器MUX，以能够从外部向该触发器直接输入数据的方式设置扫描输入端子SD，由此，利用多路选择器MUX的选择端子(也称为扫描使能端子)SS切换通常的工作时的数据输入D和扫描输入SD。此外，扫描FF103a 103d的扫描输出Q与通常的工作时的数据输出是共同的。在扫描电路100中，连结扫描FF (将其称为扫描链)，控制各扫描FF的扫描使能端子，由此，能够进行移位寄存器工作。由此，能够将顺序电路作为组合电路进行测试。即，当利用扫描使能信号选择扫描FF的数据输入D时，触发器取入来自组合电路101的值(将其称为获取工作)。此外，在扫描使能信号选择扫描FF的扫描输入SD吋，扫描FF进行移位エ作(将其称为扫描移位工作)。另ー方面，有在一个半导体集成电路中存在以不同的频率的时钟进行工作的区域的情況，以全速(at_speed)执行这样的区域间的数据传送测试，所以，例如在专利文献I中，生成基本时钟和对该基本时钟进行二分频后的分频时钟。此外，在专利文献2中也公开了使用了频率和相位的至少一方不同的多个时钟信号的半导体装置的扫描测试。作为缩短上述的扫描测试的测试时间的方法，已知有压缩扫描。图5示出压缩扫描电路的ー个例子。图5的压缩扫描电路200的图案展开电路201为以下结构经由多路选择器217将多个扫描输入端子211连接到分别由多级(此处是5级)扫描FF205构成的8个扫描链207。与扫描链连接的扫描输入在扫描移位中动态地切換。此外，在图案压缩电路203中，各扫描链207经由异或(EX-OR)门219与多个扫描输出端子213连接。由于扫描测试时间的大部分是扫描移位所需要的时间，所以，通过使用图5所示的压缩扫描电路200，从而各扫描链的扫描触发器的级数減少，所以，扫描移位时间变短，其结果是，能够缩短扫描测试时间。专利文献I :日本特开2009-36668号公报；
专利文献2 :日本特开2010-197291号公报。在对如图7所示那样的以高速时钟进行工作的高速时钟触发器305和以低速时钟进行工作的低速时钟触发器307混合存在的半导体集成电路进行扫描测试的情况下，需要能够从外部直接控制扫描FF的时钟。即，在扫描测试时，若存在分频电路301，则不能够进行扫描测试，所以，需要对分频电路301进行旁路。因此，在扫描测试时需要不同的频率的时钟的情况下，也考虑从外部提供其它时钟，但是，存在如下问题由于半导体芯片的电极焊盘数或封装的端子数方面存在限制，所以，不能够采用供给其它时钟的结构。另ー方面，在要以同一外部时钟端子供给不同的频率的时钟来实施跳变扫描测试的情况下，在高速时钟触发器的测试时，不对低速时钟触发器补偿工作，所以，需要屏蔽(mask)扫描FF的期待值来实施测试。此时，在同时还应用压缩扫描的情况下，如图5所示，图案压缩电路由EX-OR门构成，所以，当对低速时钟触发器的扫描FF的期待值进行屏蔽吋，也屏蔽了位于其它扫描链的同一级的高速时钟的扫描FF。其结果是,存在压缩扫描中的故障的检测率降低的问题。并且，关于未被压缩扫描发现的故障，例如，如图6所示，使用对图案展开电路/图案压缩电路进行旁路而构成的压缩旁路模式进行故障检测，产生跳变扫描测试的测试时间变长由压缩旁路增加了扫描FF的级数的量的问题。

发明内容
本发明是为了解决上述课题而提出的，其目的在于提供一种半导体集成电路，能够以短时间并且精度良好地检测在半导体集成电路中构筑的逻辑电路等中所产生的跳变故障。为了实现上述目的，本发明提供一种半导体集成电路，具有工作频率不同的多个逻辑电路块，以能够执行跳变扫描测试的方式构成，其中，具备
时钟供给单元，从时钟供给源供给分别与所述多个逻辑电路块的工作频率相当的频率的多个时钟信号；
压缩扫描电路，该压缩扫描电路具有多个扫描链，由从所述时钟供给单元接受与所述多个逻辑电路块的工作频率对应的时钟信号的供给而进行工作的多个触发器构成，在该多个触发器中以将前级的触发器的数据输出端子和下一级的触发器的扫描数据输入端子彼此连接并且能够进行扫描移位工作和获取工作的切換的方式构成；图案展开电路，连接在该多个扫描链的扫描输入侧；图案压缩电路，连接在该多个扫描链的扫描输出侧，在所述压缩扫描电路中，构成该多个扫描链的触发器的数据输出端子与所述多个逻辑电路块的信号输入端子连接，将该多个逻辑电路块的信号输出端子连接到构成所述扫描链的其它触发器的数据输入端子；以及
时钟控制単元，在所述压缩扫描电路的所述跳变扫描测试的获取工作时，停止向构成所述扫描链的多个触发器中的特定的触发器供给所述时钟信号。根据本发明，能够起到以短时间并且精度良好地检测在逻辑电路等中所产生的跳变故障的效果。


图I是示出本发明的实施方式的半导体集成电路整体的结构的框图。图2是示出各扫描触发器的结构的图。图3是示出实施方式的半导体集成电路中的跳变扫描时的工作的时序图。
图4是示出扫描电路的概要的图。图5是示出压缩扫描电路的一个例子的图。图6是示出针对压缩扫描的压缩旁路模式的电路例子的图。图7是示出以往的扫描测试时的时钟系统的图。
具体实施例方式參照附图详细地对本发明的优选实施方式进行说明。图I是示出本发明的实施方式的半导体集成电路整体的结构的框图。如图I所示，本发明的实施方式的半导体集成电路I具备压缩扫描电路10，用于进行扫描测试；跳变扫描用时钟控制电路7，在压缩扫描电路10中实施跳变扫描测试时进行预定的时钟控制；分频电路9，对半导体集成电路I的基本工作时钟(CLK)进行分频。
压缩扫描电路10构成为具备扫描链，分别连结(串联连接)多级(此处是6级)扫描触发器(适当地，也记述为扫描FF)FF1 FF36而构成；成为测试对象的组合电路15、17，针对来自扫描FF的输入信号，输出预定的信号；图案展开电路3，将多个扫描输入端子12经由多路选择器连接到扫描FF ;图案压缩电路5，将来自扫描链的输出经由异或(EX-OR)门连接到多个扫描输出端子14。并且，由于图案展开电路3以及图案压缩电路5的结构与图5所示的图案展开电路201以及图案压缩电路203相同，所以，此处省略它们的图示。此外，在图I的半导体集成电路I中，为了简化，省略位于扫描FF21 FF26和扫描FF31 FF36之间的一系列的扫描FF以及组合电路而示出。半导体集成电路I例如以同步电路方式进行设计，在共有从未图示的时钟生成部供给的时钟信号CLK的扫描触发器FFl FF36之间插入组合电路15、17，这些扫描FF以及组合电路与时钟信号CLK同步地工作。在图I所示的半导体集成电路I中，扫描FFl FF36中的扫描FFl FF4、FF11 FF14、FF21 FF24、FF31 FF36是属于以高速时钟(例如，IOMHz)进行工作的高速时钟组的扫描触发器。此外，扫描FF5、FF15、FF16、FF25、FF26是属于以低速时钟(例如，5MHz)进行工作的低速时钟组的扫描触发器。组合电路15、17是例如由“与”门、“或”门、反相器等的多个逻辑元件构成的逻辑电路块。如图2所示，各扫描FFl FF36是具备时钟输入端子(CLK)和数据输入端子D的D触发器(D-FF)，在数据输入端子D附加有作为选择器而发挥作用的多路选择器(MUX) 23。在该MUX23中设置有用于在通常的工作时输入数据的数据输入端子D和用于从外部向触发器输入数据的扫描输入端子SD。此外，利用MUX23的选择端子(扫描使能端子)SS对通常的工作时的数据输入D和扫描输入SD进行切換。扫描FFl FF36的扫描输出Q与在通常的工作时的数据输出是共同的，这些扫描FFl FF36彼此串联连结。即，依次将位于前级的扫描FF的扫描输出端子Q和位于后级的扫描FF的扫描输入端子SD连接,利用扫描FFl FF36构成移位寄存器(扫描链)。跳变扫描用时钟控制电路7具备由锁存电路8a以及“或”门8b构成的时钟门控単元(CG) 8和时钟控制触发器(FFC) 6，在半导体集成电路I中执行跳变扫描时，进行后述的时钟控制。接着，针对本发明的实施方式的半导体集成电路，说明跳变扫描时的电路工作。图3是示出本实施方式的半导体集成电路的跳变扫描时的工作的时序图。为了进行半导体集成电路I的扫描测试，最初经由扫描模式端子57向图I的选择器55输入扫描模式信号(此处是逻辑“I”)。并且，向扫描使能(SCANSE)端子53输入扫描使能信号(此处是逻辑“ I”)。由此，全部的扫描FFl FF36的选择端子(扫描使能端子)SS也成为逻辑“ 1”，半导体集成电路I被设定为扫描移位工作模式。扫描使能端子(SCANSE)成为逻辑“1”，由此，输入到跳变扫描用时钟控制电路7的时钟信号CLK原样地通过锁存电路8a和选择器55，输入到属于上述的低速时钟组的扫描触发器。向属于高速时钟组的扫描 触发器直接输入时钟信号CLK。因此，在扫描使能(SCANSE)端子为逻辑“I”吋，向全部的扫描FFl FF36供给时钟信号。接着，向压缩扫描电路10的扫描输入端子12输入扫描测试信号，启动时钟CLK，使扫描FFl FF36进行移位寄存器工作。即，在各扫描FFl FF36中，扫描使能端子SS成为逻辑“I”，所以，代替通常的数据输入端子D，从扫描输入端子SD取入输入数据，根据时钟(CLK)信号，将输入数据(扫描测试信号)依次取入至FF1、FF2、FF3、FF4、FF5..·。此时，从扫描输入端子12输入扫描测试信号(參照图3的信号FFC/D)，使得低速时钟组的时钟控制用触发器(FFC) 6的值为逻辑“O”。并且，扫描FFl FF36在扫描使能端子SS成为逻辑“O”的期间，以时钟信号的定时取入向数据输入端子D供给的信号并从信号输出端子Q输出。接着，如图3所示，使扫描使能(SCANSE)端子为逻辑“0”，将半导体集成电路I设定为获取工作模式，启动时钟信号CLK。此时,对于低速时钟组,如上述那样，从扫描输入端子12向时钟控制用触发器(FFC) 6以其值为逻辑“O”的方式输入扫描测试信号。因此，输入了时钟控制用触发器(FFC) 6的输出Q (逻辑“O”)和扫描使能(SCANSE)端子的逻辑“O”的时钟门控单元(CG) 8的EB/SE信号都为逻辑“O”。如图3的CG/SE信号以及CG/EB信号所示那样，跳变扫描用时钟控制电路7在获取工作时，停止来自跳变扫描用时钟控制电路7的时钟门控单元(CG) 8的时钟输出。这样，将时钟门控単元(CG)S的“或”门Sb的输出(逻辑“O”)输入到锁存电路8a，如在图3的CG/GC信号中以虚线A所示的那样，从时钟门控单元(CG)S输出的时钟信号CLK停止。此时，仅从高速时钟组的起点触发器对成为测试对象的组合电路15、17的测试对象路线(测试对象路径)产生信号跳变。更详细地说，如图3的时钟信号(CLK、CG/CLK)所示那样，向压缩扫描电路10的测试对象供给两个脉冲的量的具有预定的测试周期的间隔(也称为测试标准)的时钟信号(获取时钟信号)。其结果是，利用最初的获取时钟脉冲，在测试对象路径的起点触发器产生信号跳变，利用第二个获取时钟脉沖，将与扫描测试数据对应的测试对象路线中的工作结果取入至終点触发器。S卩，在将半导体集成电路I设定为获取工作模式的状态下，进ー步启动时钟。此吋，时钟控制用触发器(FFC)6的输出端子Q与通常输入端子D连接，所以，将时钟控制用触发器(FFC) 6的输出Q (逻辑“O”)原样地取入至输入端子D。其结果是，FFC6的值不发生变化。因此，能够在终点触发器中仅取入在高速时钟组的测试对象路径中所产生的跳变后的信号。接着，使扫描使能(SCANSE)端子为逻辑“1”，将半导体集成电路I设定为扫描移位工作模式。并且，如上述那样，启动时钟信号CLK，将取入至終点触发器的信号传送至扫描输出端子14，期待该信号。即，使扫描使能(SCANSE)端子为逻辑“1”，由此，再次利用扫描触发器FFl FF36构成扫描路径，经由扫描输出端子14依次回收针对所设定的扫描测试信号的各测试对象的处理结果(測试输出数据)，期待所得到的信号。S卩，在未图示的测试器(判定跳变故障的测试器)中，将从扫描触发器FFl FF36扫描输出的输出结果与期待值进行比较，判定在半导体集成电路I中有无跳变故障。在所得到的信号的延迟时间比上述的测试标准(測试周期)长并且与期待值不一致的情况下，判断为在半导体集成电路I的测试对象的信号路径中产生了延迟故障。另ー方面，对于低速时钟组的扫描FF来说，在获取工作吋，时钟停止，所以，原样地输出在获取工作模式前的扫描移位工作中所输入的值。因此，在半导体集成电路I的压缩扫描电路10中，不需要对测试对象外的组的扫描FF的信号进行屏蔽。例如，在图I的半导体集成电路I中，将构成组合电路17的“或”门17b设计为以低速时钟进行工作，在如以往那样在获取工作时不停止时钟供给的情况下，从位于前级的扫描FF15取入逻辑“I”。因此，需要屏蔽位干“或”门17b的后级的扫描FF25，但是，在本实施方式的半导体集成电路I中，如上述那样，在获取工作时停止时钟供给，由此，在低速时钟组的扫描FF中，在获取エ作时不存在时钟启动，所以，在扫描移位工作时所设定的值(“O”或“I”)被固定，在低速时 钟组的测试对象路径中不产生信号跳变。其结果是，由于位干“或”门17b的后级的扫描FF25不取入跳变后的信号，所以，对于扫描FF25，不需要进行信号的屏蔽。并且，在上述的实施方式中示出了设置有ー个在压缩扫描电路10的跳变扫描时进行时钟控制的跳变扫描用时钟控制电路7的结构，但是，不限定于此。例如，在半导体集成电路I中存在三个以上以不同的时钟进行工作的时钟组的情况下，根据其组数设置多个与图I所示的跳变扫描用时钟控制电路7相同的跳变扫描用的时钟控制电路也可以。此外，在针对用低速时钟的成为测试对象的组合电路进行跳变扫描测试的情况下，从扫描输入端子12向时钟控制用触发器(FFC) 6以其值为逻辑“I”的方式输入扫描测试信号。在该状态下，从时钟端子51输入相当于低速时钟的时钟信号CLK，由此，低速时钟原样地通过锁存电路8a和选择器55，被输入到属于上述的低速时钟组的扫描触发器。如以上说明的那样，根据本实施方式，在高速时钟工作块(高速时钟组)以及低速时钟工作块(低速时钟组)这样的工作频率不同的块存在的半导体集成电路中，以如下方式构成在这些块间配置扫描链，在该半导体集成电路的跳变扫描测试的获取工作时，利用时钟控制用电路，停止向低速时钟组的扫描FF供给的时钟。这样，在高速时钟组的跳变扫描测试时不需要在低速时钟组的扫描触发器FF中对信号进行屏蔽，所以，具有能够提高在压缩扫描模式下的故障的检测率的效果。此外，在压缩旁路模式下进行扫描测试时，压缩旁路的图案数減少，所以，具有能够缩短跳变扫描测试的时间的效果。并且，通过采用如下结构，从而能够在跳变扫描测试的获取工作时从半导体集成电路的外部控制向低速时钟组的扫描FF供给的时钟从单ー的时钟信号源向工作频率不同的块供给时钟，并且，对时钟控制用电路的时钟控制FF利用扫描链设定预定的值。其结果是，具有如下效果能够在短时间内以高速/低速各自的工作频率实施跳变扫描测试，也不需要为了实施该跳变扫描测试而增加半导体集成电路的信号端子数、焊盘数。附图标记的说明
I半导体集成电路
3图案展开电路5图案压缩电路6时钟控制触发器(FFC)
7跳变扫描用时钟控制电路8a锁存电路Sb门
9分频电路
10压缩扫描电路
12扫描输入端子
14扫描输出端子
15、17测试对象组合电路
FFl FF36扫描触发器(扫描FF)。
权利要求
1.一种半导体集成电路，具有工作频率不同的多个逻辑电路块，以能够执行跳变扫描测试的方式构成，其中，具备 时钟供给单元，从时钟供给源供给分别与所述多个逻辑电路块的工作频率相当的频率的多个时钟信号； 压缩扫描电路，该压缩扫描电路具有多个扫描链，由从所述时钟供给单元接受与所述多个逻辑电路块的工作频率对应的时钟信号的供给而进行工作的多个触发器构成，在该多个触发器中以将前级的触发器的数据输出端子和下一级的触发器的扫描数据输入端子彼此连接并且能够进行扫描移位工作和获取工作的切换的方式构成；图案展开电路，连接在该多个扫描链的扫描输入侧；图案压缩电路，连接在该多个扫描链的扫描输出侧，在所述压缩扫描电路中，构成该多个扫描链的触发器的数据输出端子与所述多个逻辑电路块的信号输入端子连接，将该多个逻辑电路块的信号输出端子连接到构成所述扫描链的其它触发器的数据输入端子；以及 时钟控制单元，在所述压缩扫描电路的所述跳变扫描测试的获取工作时，停止向构成所述扫描链的多个触发器中的特定的触发器供给所述时钟信号。
2.根据权利要求I所述的半导体集成电路，其中， 所述时钟控制单元包含时钟控制用触发器而构成，并且，所述时钟控制用触发器是构成所述扫描链的所述多个触发器中的一个，基于对所述时钟控制用触发器所设定的预定的值，停止所述时钟信号。
3.根据权利要求2所述的半导体集成电路，其中， 所述时钟控制单元具备时钟门控单元，当许可执行所述跳变扫描测试的扫描使能信号的值和对所述时钟控制用触发器所设定的所述预定的值的“或”取预定的值时，停止向所述特定的触发器供给时钟信号。
4.根据权利要求I 3的任意一项所述的半导体集成电路，其中， 所述多个时钟信号中的向所述特定的触发器供给的时钟信号的频率与向该特定的触发器以外的触发器供给的时钟信号的频率相比为低速。
5.根据权利要求I 4的任意一项所述的半导体集成电路，其中， 所述多个时钟信号中的一个是将所述时钟供给源作为输入的分频电路的输出。
全文摘要
本发明提供一种能够在短时间内精度良好地检测跳变扫描测试中的跳变故障的半导体集成电路。在半导体集成电路(1)中，构成为在高速时钟工作块(高速时钟组)和低速时钟工作块(低速时钟组)这样的工作频率不同的块间配置扫描链，在半导体集成电路(1)的跳变扫描测试的获取工作时，利用跳变扫描用时钟控制电路(7)停止向低速时钟组的扫描FF供给的时钟。由此，不需要低速时钟组的扫描FF中的信号屏蔽。
文档编号G01R31/3185GK102841308SQ20121020699
公开日2012年12月26日 申请日期2012年6月21日 优先权日2011年6月23日
发明者伊藤博昭 申请人:拉碧斯半导体株式会社