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专利名称：测试时钟信号发生装置的制作方法
技术领域：
本发明关于一集成电路，特别是集成电路内具有一测试时钟信号发生电路。
背景技术：
在设计跟制造数字逻辑电路时，必须由适当的装置来进行电路检错及测试。一般数字逻辑电路，如图1所示，其包括组合逻辑电路(combinationalcircuits)与循序电路(sequential circuits)。组合逻辑电路10-16根据目前的输入信号来产生输出信号；循序电路(如触发器D1-D6)具有记忆功能，能够根据先前的输入信号来产生输出信号。其中，sclk为一测试时钟信号。
常规的数字逻辑电路测试方式将多个触发器串接为一扫描链(scanchain)，如此，经由将特定的逻辑值依序载入扫瞄链中，以检错该数字逻辑电路，该作法称为扫描测试。其中，通过多个多工器(mux1-mux6)及扫描链致能信号(Scan Enable，SE)，以选择电路在扫描链模式(shift mode)以及正常模式(normal mode)下进行运作。在扫描链模式时(SE＝1)，由测试台将测试图样(test pattern)移入(Scan-In，SI)并储存于触发器(D1-D6)中。接着，当(SE＝0)进入正常模式(又称capture mode)时，使得存于触发器D1-D6的值得以送入该些组合逻辑电路10-16，以模拟正常工作状态下的逻辑运算，并将运算后的结果存入各触发器D1-D6。最后，再进入扫描链模式(SE＝1)，测试结果可经由串接的触发器扫描链依序移出(Scan-Out，SO)，以检测该芯片是否能正常工作。
不过，近几年来芯片的工作时钟大幅提升，已由数十MHz提升到数百MHz的谱，受限于测试台所能提供的扫描时钟仍未能同步提升，使得芯片无法以同速(at speed)进行测试。即便有少数能提供高速时钟的测试台，现阶段的单价也过于昂贵，不符合成本效益。当该芯片的内部电路与输入/输出(I/O)电路的工作频率不相同，使得芯片不易以同速(at speed)进行测试。有鉴于此，本发明提供一种测试时钟信号发生电路，使得待测试的芯片内部的各电路得以相对应的工作时钟进行同速测试。

发明内容
本发明的目的为提供一种测试时钟信号发生电路。
本发明的另一目的为提供一种应用于扫描链测试中，运用测试芯片内部的时钟信号发生电路，产生同速的测试脉冲信号。
本发明提供一种测试时钟信号发生装置，该测试时钟信号发生装置包含一同速时钟信号发生器，接收一参考时钟信号以及一扫描链致能信号，输出一同速时钟信号，其中，该同速时钟信号的频率与该参考时钟信号的频率相同；以及一多工器，接收该同速时钟信号以及一扫描链时钟信号信号，并依据该扫描链致能信号输出一测试时钟信号；其中，该参考时钟信号的频率高于该扫描链时钟信号信号的频率。


图1为特定功能电路的局部示意图；图2为本发明实施例的电路方块示意图；图3为本发明实施例的同速时钟信号发生器的电路方块图；图4为根据图3电路的时序图；图5为本发明实施例关于比较器的组成电路示意图；以及图6为本发明另一实施例关于同速时钟信号发生器的电路方块示意图。
图号对照表10、12、14、16组合逻辑电路 22低频测试时钟信号发生器20测试时钟信号发生电路 26多工器24、28同速时钟信号发生器 28时钟信号发生器240同步器241脉冲控制器242计数器244、246、248比较器具体实施方式
如图2所示，为本发明较佳实施例的测试时钟信号发生装置的电路方块示意图。本发明的测试时钟信号发生电路20，包含一低频测试时钟信号发生器22、一同速时钟信号发生器24以及一多工器26。该测试时钟信号发生电路20在扫描链致能信号(SE)为高态(high)时(SE＝1)进入扫描链模式，以低频的扫描链时钟信号信号sclk作输出的测试信号(tclk)；以及在SE为低态(low)时(SE＝0)进入正常模式，以与待测芯片执行频率相同的同速时钟信号为测试信号(tclk)。
低频测试时钟信号发生器22用以提供一扫描链时钟信号信号(sclk)，该扫描链时钟信号通常由测试台(tester)提供，当然亦可由芯片自行产生。同速时钟信号发生器24包含一同速时钟(clk_in)输入端、一扫描链致能信号(SE)输入端以及一(clk_out)输出端，其中同速时钟(参考时钟信号)clk_in可由芯片内部的时钟信号发生器28所提供。通常，该时钟信号发生器28为一锁相回路(Phase Locked Loop，PLL)。
请参考图3，其为根据本发明实施例关于同速时钟信号发生器的方块示意图。如图所示，同速时钟信号发生器24由至少一触发器240、以及一脉冲控制器241组成，该脉冲控制器241包括一计数器242以及一比较器244组成。在本实施例中，同步器240、计数器242皆以相同的时钟信号(clk_in)操作。在另一实施例，触发器240由二触发器(D7和D8)串接组成。当测试时钟信号发生电路于扫描链模式变成正常模式，通过该触发器240以重置计数器242。此外，在本发明实施例中，计数器242选用二进位计数器(binarycounter)，其他如格雷码计数器(Gray code counter)亦可适用于本发明的计数器装置。
举例而言，当计数器242启动计数时，经由比较器244的作用，而于计数值为1及2时，输出一同速时钟致能信号(clk_out_en)。同速时钟致能信号再与同速时钟(clk_in)经过一与门AND1的逻辑运算后，以产生一同速时钟测试双脉冲信号。请参考图4的时序图，在本实施例中，sclk与clk_in的频率分别10MHz和200MHz。另一实施例，该计数器的位数，以足够计数脉冲数即可。另一实施例，当该计数器的计数值为上限时，将不继续上数，也不做归零的操作，以免计数器于非预定计数值发生误操作。
此外，关于比较器244的内部电路方块图，请参考图5，在本发明中，当比较器244接收自5位元(Q0-Q4)计数器242传来的计数值时，通过异或门(XOR1-XOR10)、或非门(NOR1、NOR2)以及一或门(OR)的作用，于counter＝1，2时，将可输出一高态(high)的同速时钟致能信号clk_out_en。上述的counter＝1、2时输出一同速时钟致能信号clk_out_en，仅为一实施例，依据本发明的方法，比较器244也可以设定在counter＝5、6时或其他预设值时才输出同速时钟致能信号clk_out_en。当然，依据本发明的方法，counter亦可以在＝1、2、3时输出同速时钟致能信号clk_out_en，而使得与AND1的逻辑运算后，产生一同速时钟测试三脉冲信号。换句话说，经由计数器的设定可用以控制该同速时钟信号的脉冲数。
如图4所示，当SE由1变0时，代表将由扫描链模式变成正常模式，测试时钟信号发生电路20的输出信号也将由sclk变成clk_out。此时，同步器240的输出信号SE_12(同步时钟信号)在延迟一小段时间后，也由1变0，同时也重置(set)计数器242，使其由0依同速时钟clk_in的频率开始上数。当计数值(counter)为1及2时，通过比较器244的作用，以输出一同速时钟致能信号clk_out_en，再与同速时钟clk_in经过一与门AND1的逻辑运算后，以产生一同速时钟测试双脉冲(包含脉冲1以及脉冲2)信号clk_out。最后，SE由0变1时，回到扫描链模式表示准备读出测试验证的结果，以比较测试的结果是否符合预期的逻辑运算结果。
因此，利用本发明的同速时钟测试双脉冲信号作为测试信号的测试过程中，如图1所示，在扫描链模式时(SE＝1)，由测试台以扫描链时钟信号sclk将测试图样移入(SI)并储存于触发器(D1-D6)中。接着，当SE＝0进入正常模式时，此时，通过clk_out的脉冲1信号的触发，使得存于触发器D1-D6的值得以分别送入(launch)第一组合逻辑电路10至第四组合逻辑电路16，以模拟正常工作状态下的逻辑运算，并将运算后的结果再存入各触发器D1-D6。
如图6所示，本发明的电路并不限定产生一组的同速测试双脉冲信号。例如通过两组(或以上)的比较器(第一比较器246以及第二比较器248)的设置即可提供两组(或以上)的同速测试双脉冲信号。如图6所示，第一比较器246在同速时钟指定脉冲产生器28于计数值为1及2时，输出同速时钟测试脉冲信号clk_out1；第二比较器246则在同速时钟指定脉冲产生器28于计数值为3及4时，输出同速时钟测试脉冲信号clk_out2)。
本发明的同速时钟测试信号产生电路的设计具有相当多的优点，举例来说使用原有的低频时钟测试台，即可以高频的同速时钟信号对待测芯片进行测试，实现高速的同步测试目的。本发明虽以较佳实例阐明如上，然其并非用以限定本发明精神与发明实体仅止于上述实施例。所以，在不脱离本发明的精神与范围内所作的修改，均应包含在权利要求范围内。
权利要求
1.一种位于一芯片内的测试时钟信号发生装置，该装置包含一同速时钟信号发生器，接收一参考时钟信号以及一扫描链致能信号，输出一同速时钟信号，其中，该同速时钟信号的频率与该参考时钟信号的频率相同；以及一多工器，接收该同速时钟信号以及一扫描链时钟信号信号，并依据该扫描链致能信号输出一测试时钟信号；其中，该参考时钟信号的频率高于该扫描链时钟信号信号的频率。
2.如权利要求1所述的测试时钟信号发生装置，其中该参考时钟信号为该芯片的一操作时钟信号。
3.如权利要求2所述的测试时钟信号发生装置，其中该参考时钟信号由该芯片的一锁相回路所产生，其中该扫描链时钟信号信号由一外部测试台所产生。
4.如权利要求1所述的测试时钟信号发生装置，其中该同速时钟信号发生器还包含至少一触发器，接收该参考时钟信号以及该扫描链致能信号，输出一第一时钟信号；以及一脉冲控制器，用以控制该第一时钟信号的脉冲数，输出该同速时钟信号。
5.如权利要求4所述的测试时钟信号发生装置，其中该脉冲控制器包括一计数器，该计数器用以计数该同速时钟信号的脉冲数。
6.如权利要求1所述的测试时钟信号发生装置，其中该测试时钟信号包含该参考时钟信号以及该扫描链时钟信号信号的成分。
7.如权利要求1所述的测试时钟信号发生装置，其中该扫描链致能信号包含一扫描链模式与一正常模式，其中在该扫描链致能信号为该扫描链模式时，该测试时钟信号相同于该扫描链时钟信号信号，其中在该扫描链致能信号为该正常模式时，该测试时钟信号包含至少一脉冲信号，该脉冲信号的频率相同于该参考时钟信号的频率。
8.一种测试一芯片的测试时钟信号产生方法，该方法包含产生一参考时钟信号；接收一扫描链致能信号以及一扫描链时钟信号信号；以及依据该扫描链致能信号，输出一测试时钟信号，其中该测试时钟信号包含该参考时钟信号以及该扫描链时钟信号信号的成分。
9.如权利要求8所述的方法，其中该参考时钟信号的频率高于该测试时钟信号的频率。
10.如权利要求8所述的方法，其中该参考时钟信号与该芯片的一操作时钟信号相同。
全文摘要
本发明提供一种测试时钟信号发生装置，该测试时钟信号发生装置包含一同速时钟信号发生器，接收一参考时钟信号以及一扫描链致能信号，输出一同速时钟信号，其中，该同速时钟信号的频率与该参考时钟信号的频率相同；以及一多工器，接收该同速时钟信号以及一扫描链时钟信号信号，并依据该扫描链致能信号输出一测试时钟信号；其中，该参考时钟信号的频率高于该扫描链时钟信号信号的频率。
文档编号G01R1/28GK1740802SQ200410064419
公开日2006年3月1日 申请日期2004年8月24日 优先权日2004年8月24日
发明者叶大嘉, 林建光, 吴奇峰 申请人:瑞昱半导体股份有限公司