专利名称：集成电路的制作方法
技术领域：
本实用新型总体涉及电压感测电路，并且更特别地涉及可操作用于感测输入电压的双向变化并产生表明所述电压变化的发生的输出信号的集成电路。
背景技术：
传统的电压感测电路需要用于感测在一个方向上的第一电压变化(例如，上升)的电路以及用于感测在另一方向上的第二电压变化(例如，下降)的附加电路。感测电压改变所需的附加电路降低了电路的效率并且需要附加组件，从而增加了制造成本。此外，很多传统的电压感测电路考虑所感测到的电压的DC分量，其在其他情况下可能是不必要的并且进一步降低了电路的效率。因此，需要可以以降低的费用制造的、具有提高的效率的电压感测电路。
实用新型内容本公开提供了一种集成的双向电压微分器电路，其用于感测输入电压的双向变化并产生表明所述电压变化的发生的输出信号。在本公开的一个方面中，提供一种集成电路，包括第一电路，可操作用于感测输入电压的改变；第二电路，可操作用于响应于所述第一电路感测到所述输入电压的第一改变而改变第一逻辑信号的状态，并且响应于所述第一电路感测到所述输入电压的第二改变而改变第二逻辑信号的状态；以及第三电路，可操作用于响应于所述第一逻辑信号状态的改变或所述第二逻辑信号状态的改变而产生表明所述第一电路感测到所述输入电压的所述改变的第三信号。在一实施例中，所述第一电路阻止所述输入电压的DC分量。在一实施例中，所述输入电压的所述第一改变是所述输入电压的增加。在一实施例中，所述输入电压的所述第二改变是所述输入电压的减少。在一实施例中，所述集成电路进一步包括第四电路，所述第四电路可操作用于在所述第一电路感测到所述输入电压的所述第二改变之后减小所述第一电路的恢复时间。在一实施例中，所述第四电路包括加速电路，所述加速电路可操作用于产生施加到包括所述第一电路的电容器的充电电流。在一实施例中，所述加速电路包括多个串联的晶体管。 在一实施例中，所述第四电路可操作用于减小所述第三信号的延迟时间。在一实施例中，所述第二电路包括与第二晶体管串联地耦合的第一晶体管，其中当所述第一电路感测到所述输入电压的所述第一改变时，跨所述第一晶体管的电流变为大于跨所述第二晶体管的电流。在一实施例中，当跨所述第一晶体管的所述电流大于跨所述第二晶体管的所述电流时，所述第一逻辑信号状态改变。在一实施例中，所述第二电路进一步包括与第四晶体管串联地耦合的第三晶体管，其中当所述第一电路感测到所述输入电压的所述第二改变时，跨所述第三晶体管的电流变为大于跨所述第四晶体管的电流。在一实施例中，当跨所述第三晶体管的所述电流大于跨所述第四晶体管的所述电流时，所述第二逻辑信号状态改变。在一实施例中，所述第一电路包括耦合在第一电流镜与第二电流镜之间的电容器。在本公开的另一方面中，集成电路包括电压微分器电路，可操作用于感测输入电压的正的改变并通过增加施加到可操作用于生成第一输出信号的状态改变的第一电路的电流来对输入电压的正的改变进行响应，并且进一步可操作用于感测所述输入电压的负的改变并通过减少施加到可操作用于生成第二输出信号的状态改变的所述第一电路的所 述电流来对所述输入电压的负的改变进行响应；以及第二电路，可操作用于响应于所述第一输出信号和第二输出信号而产生表明所述输入电压的所感测到的改变的第三信号。在一实施例中，所述第一电路包括第一电流镜，所述第一电流镜可操作用于响应于所述电流的所述增加而生成所述第一输出信号的所述状态改变。在一实施例中，所述第一电流镜包括第一晶体管，所述第一晶体管可操作用于响应于所述电流的所述增加而将所述第一输出信号状态拉为低。在一实施例中，所述第一电路进一步包括第二电流镜，所述第二电流镜可操作用于响应于所述电流的所述减少而生成第二输出信号的所述状态改变。 在一实施例中，所述第二电流镜包括第二晶体管，所述第二晶体管可操作用于将所述第一输出信号状态拉为高。在一实施例中，所述第二电流镜包括第三晶体管，所述第三晶体管可操作用于响应于所述电流的所述减少而控制第三电流镜将所述第二输出信号状态拉为低。在一实施例中，所述电压微分器电路进一步包括耦合在所述第一电流镜与所述第二电流镜之间的电容器，所述电容器可操作用于阻止所述输入电压的DC分量。在一实施例中，所述第一电流镜进一步包括第四晶体管，所述第四晶体管可操作用于控制第四电流镜将所述第二输出信号状态拉为高。在一实施例中，所述第二电路包括逻辑门。在一实施例中，所述电压微分器电路进一步包括与电阻器串联地耦合的偏置晶体管。在一实施例中，当在所述输入电压中未感测到改变时所述集成电路在第一状态下操作，并且当在所述输入电压中感测到所述改变时所述集成电路在第二状态下操作。在一实施例中，所述集成电路进一步包括第三电路，所述第三电路可操作用于在所述电压微分器电路感测到所述输入电压的所述负的改变之后减小所述电压微分器电路的恢复时间。在一实施例中，所述第三电路进一步可操作用于将所述电压微分器电路置于电流感测模式中。在一实施例中，所述第三电路包括多个串联的晶体管。所述第三电路可操作用于减小所述第三信号的延迟时间。在本公开的又一方面中，集成电路包括电流发生器电路，包括电容性地耦合到第一电路支路的输入节点；耦合到所述第一电路支路的第一内部输出节点；以及耦合到第二电路支路的第二内部输出节点；第一下拉电路，具有耦合到所述第一内部输出节点的第一控制节点；第二下拉电路，具有耦合到所述第二内部输出节点的第二控制节点；以及逻辑电路，在第一逻辑输出节点处耦合到所述第一下拉电路，并且在第二逻辑输出节点处耦合到所述第二下拉电路。在一实施例中，所述第一电路支路包括与第二晶体管串联地耦合的第一晶体管。在一实施例中，所述第二电路支路包括与第四晶体管串联地耦合的第三晶体管。在一实施例中，所述电流发生器电路可操作用于响应于在所述输入节点处的正的电压改变而增加施加到所述第一内部输出节点和所述第二内部输出节点的电流。在一实施例中，所述第一下拉电路可操作用于响应于施加到所述第一内部输出节点的所述增加的电流而改变所述第一逻辑输出节点的状态。在一实施例中，所述电流发生器电路进一步可操作用于响应于在所述输入节点处的负的电压改变而减少施加到所述第一内部输出节点和所述第二内部输出节点的所述电流。在一实施例中，所述第二下拉电路可操作用于响应于施加到所述第二内部输出节点的所述减少的电流而改变所述第二逻辑输出节点的状态。在一实施例中，所述第一下拉电路包括第一电流镜，所述第一电流镜在所述第一逻辑输出节点处耦合到所述逻辑电路。在一实施例中，所述第一下拉电路经由第二电流镜耦合到所述第二逻辑输出节点。在一实施例中，所述第二下拉电路包括第三电流镜，所述第三电流镜在所述第一逻辑输出节点处耦合到所述逻辑电路。在一实施例中，所述第三电流镜经由第四电流镜在所述第二逻辑输出节点处耦合到所述逻辑电路。在一实施例中，所述集成电路进一步包括耦合到所述第二内部输出节点的多个串联的晶体管。根据结合附图阅读的以下对实施例的详细描述，本公开的前述以及其他特征和优点将变得更加明显。详细描述和附图仅仅是对本公开的说明，而不是限制由所附权利要求书所限定的本实用新型及其等同形式的范围。
在附图中通过示例的方式图示了实施例，附图不一定是按比例绘制的，其中类似的参考标号表示类似的部分，并且其中图I图示了根据本公开的双向电压微分器电路的第一示例实施例；图2图不了对应于图I中所图不的所公开的双向电压微分器电路的时序图；图3图示了针对图I中示出的双向电压微分器电路的仿真结果；以及图4A和图4B图示了根据本公开的双向电压微分器电路的另外示例实施例。
具体实施方式
[0049]图I图示了根据本公开的示例实施例的双向电压微分器电路100。所公开的双向电压微分器电路100包括启动电路110、感测电路130以及耦合到逻辑电路170的输出电路150。启动电路110操作以在电路100被加电时将感测电路130启动为电流生成状态，以及此后对感测电路130的响应进行加速。感测电路130感测施加到输入节点IN的输入电压VIN的变化。响应于由感测电路130所感测到的电压变化，输出电路150产生在第一输出节点OUTl或第二输出节点0UT2处的状态改变。逻辑电路170接收OUTl和0UT2的状态并产生逻辑输出信号OUTZ以表明在输入电压 VIN中所感测到的变化的发生。所公开的电压感测电路100可操作用于感测输入电压VIN的变化，而不论电压VIN是上升还是下降，也不考虑输入电压VIN的DC值。在以下段落中参考图I中所图示的电路100来简要地描述包括相应的启动电路110、感测电路130、输出电路150以及逻辑电路170的组件，其中此后将更详细地描述电路100的操作。启动电路110包括第一电流镜112，该第一电流镜112包括晶体管MS4和MS5。晶体管MS5耦合到偏置节点113处的电流吸收器(未示出)以从晶体管MS5提供偏置电流IBias。晶体管MS4可以按照晶体管MS5的尺寸配置以设置镜像的偏置电流IBias'，该偏置电流IBias'被供应给节点115。供应给节点115的电流产生用于接通加速电路116的电压VAl0加速电路116包括串联的晶体管MR1、MR2、MR3和MR4。电压VAl被施加到相应晶体管MR1、MR2、MR3和MR4的栅极。相应地，来自晶体管MS5的偏置电流IBiasS当相当足够以生成大到足以接通晶体管MR1-MR4的电压VAl，从而激活加速电路116。正如下面将说明的那样，当加速电路116被激活时，加速电路116在节点120处供应电流Ia以供应附加电流从而对感测电路130的响应进行加速。在电路100的示例实施例中，IBias = 2. 5 μ A，(ff/L)mss = (10u/5u)*2, (W/L)B4 = (10u/5u)*2,并且晶体管MRl至MR4的组合尺寸可以表示为(W/L) jnji-jig4 — (lu/35u)。电路100进一步包括第二电流镜114，该第二电流镜114包括晶体管MS2和MS3，其中晶体管MS3的漏极耦合到节点115，并且晶体管MS2的漏极耦合到晶体管MSl。晶体管MSI对节点120处的电压进行响应以控制晶体管MS2处的电流Ims2，其中晶体管MS2可以按照晶体管MS3的尺寸配置以设置从节点115汲取的电流IMS3。在启动时，晶体管MSl被关断，这引起低的ΙΒ3。当节点120处的电压产生大于晶体管MSl的阈值电压的Ves电压时，晶体管MSl被激活并且从节点115汲取电流IMS3。相应地，电流IBias'应当大到足以提供充足的电压VAl以在晶体管MSl在启动时初始地关断时激活加速电路116，并且此后维持加速电路116的激活。因此，在启动电路100之后，加速电路116将继续从节点120汲取电流。在图I中所图示的电路100的示例实施例中，(W/L)MS3 = (10u/5u)*2, (ff/L)MS2 = (10u/5u)*2，并且(W/UMS1 = (10u/5u)*10。如图I所示，感测电路130包括晶体管Ml、M2、M3和M4、电阻器Rl以及耦合到输入节点IN的感测电容器CSl。感测电容器CS I阻止施加到输入节点IN的输入电压VIN的DC分量，并且将输入电压VIN的变化传递给电路100作为电压VCS1。根据本公开，感测电路130具有两种操作状态。第一操作状态(即，静态)发生在输入电压VIN中没有变化时。在该静态中，将初始的感测电容器电压VCSl施加到晶体管M1-M4，并且基本上不从输入节点IN向晶体管M1-M4施加附加电流。第二操作状态发生在输入电压VIN中有变化时，并且电压VCSl的对应改变导致流过晶体管Ml-M的电流的改变。根据本公开的实施例，当感测电容器CSl感测到输入电压VIN的正的改变或增加时，跨相应晶体管M1-M4的电流增加。当感测电容器CSl感测到输入电压VIN的负的改变或减少时，跨相应晶体管M1-M4的电流减少。晶体管M2和M4耦合在一起以形成感测电路130的第一支路，其中感测电容器CSl如图I所示地耦合到位于晶体管M2的漏极与晶体管M4的漏极之间的节点。此外，晶体管M2耦合到晶体管M5和Mll以形成第三电流镜132，并且晶体管M4耦合到晶体管M3、M6、M9和MSl以形成第四电流镜134，其中第四电流镜134耦合到晶体管M3的漏极和晶体管MSl的栅极处的节点120。晶体管Ml和M3耦合在一起以形成感测电路130的第二支路。晶体管Ml的漏极耦合到节点120，该节点120正如前面提到的那样耦合到加速电路116和晶体管MSl的栅极。晶体管Ml的栅极耦合到晶体管M2的栅极，并且晶体管Ml的源极耦合到电阻器R1。电阻器Rl设置跨晶体管Ml的电流(Imi)，其关于第三电流镜132和第四电流镜134而被反射。相应地，电阻器Rl调节晶体管M1-M4的DC电流以在晶体管M1-M4中的每一个处提供静态电流。在图I中所图示的实施例中，电阻器Rl调节晶体管M1-M4的电流从而使得跨晶体管M2·的电流的改变大于跨晶体管M3的电流的改变(即，AIm2 > Δ Im3) 0应当意识到，在其他一些实施例中，电阻器Rl可以作为替代地耦合到其他组件，诸如晶体管M4的源极。在图I中所图示的电路 100 的示例实施例中，CSl = 16pF, Rl = 120k0hms, (ff/L)M1 = (10u/5u)*14,(W/L)· = (10u/5u)*8，(ff/L)M3 = (10u/5u)*10，并且(ff/L)M4 = (10u/5u)*10。输出电路150包括包含晶体管M7和M8的第五电流镜152、包含晶体管MlO和M12的第六电流镜154、晶体管M6和M9(其包括在第四电流镜134中)、晶体管M5和Mll (其包括在第三电流镜132中)、第一输出节点OUTl以及第二输出节点0UT2。晶体管M5的漏极在第一输出节点OUTl处耦合到晶体管M6的漏极。在图I中所图示的实施例中，晶体管M6的尺寸等于晶体管M4的尺寸(例如，(ff/L)M6 = (ff/L)M4 = (10u/5u)*10),晶体管M2的尺寸大于晶体管M5的尺寸(例如，(ff/L)J12 = (10u/5u)*8并且(ff/L)M5 = (10u/5u)*6),并且晶体管M4的尺寸大于晶体管M9的尺寸(例如，(W/L)m4 = (10u/5u)*10并且(W/L)M9 =(10u/5u)*8)。在静态期间，Imm3 = Im4 = Im2,并且将跨M6的电流(Im6)驱动为高于跨M5的电流(Im5)，从而将静态期间第一输出节点OUTl的状态驱动为高。晶体管M9的漏极在晶体管M7的漏极和栅极处耦合到第五电流镜152，其中晶体管M7可以按照晶体管M8的尺寸配置以设置电流IM8。晶体管Mll的漏极在晶体管M12的漏极和栅极处耦合到第六电流镜154，其中晶体管M12可以按照晶体管MlO的尺寸配置以设置电流I·。第二输出节点0UT2耦合在第五电流镜152的晶体管M8与第六电流镜154的晶体管MlO之间。在静态期间，跨晶体管Mll的电流(Imii)大于跨晶体管M9的电流(Im9)。因此，在静态期间，I·将第二输出节点0UT2的状态驱动为高。在图I中所图示的电路100的示例实施例中，(W/L)M7 = (10u/5u)*4, (ff/L)M8 = (10u/5u)*4, (ff/L)M10 = (10u/5u)*4,(W/L)M11 = (10u/5u)*8,并且(ff/L)M12 = (10u/5u)*4。如图I所示，逻辑电路170包括NAND门172，该NAND门172具有耦合到相应输出节点OUTl和0UT2的输入，并且产生激活的高输出逻辑信号0UTZ。正如下面更详细描述的那样，提供输出逻辑信号OUTZ以表明在输入节点IN处施加的输入电压VIN的变化或转变的发生。虽然在此描述的实施例中提供了产生激活的高输出信号的NAND门，但应当理解，在不脱离在所附权利要求书中所阐明的本公开的精神和范围的情况下，替代性实施例可以包括可以为激活的高或低的其他电路。现在将参考图I中所图示的电路100和图2中所图示的对应的时序图200两者来更详细地描述电路100的操作。时序图200图示了电路100的通过响应于示例VIN信号205而提供0UT1、0UT2和OUTZ信号的逻辑状态的操作。时序图200示出了 第一级202，其中电压VIN为低，没有变化；第二级204，其中VIN正在增加；第三级206，其中VIN为高，没有变化；第四级208，其中VIN正在减少；以及第五级210，其中VIN为低，没有变化。在第一级202期间，电压VIN为低，没有变化，并且电路100处于静态。在静态期间，第一输出节点OUTl和第二输出节点0UT2两者都为高，因此输出逻辑信号OUTZ为低。在第二级204期间，电压VIN增加(即，从较低的电压改变为较高的电压)。感测电容器CSl感测到输入电压VIN的变化，这导致跨相应晶体管M1-M4的电流的对应改变。 随着电压VIN增加，跨晶体管M2的电流(Im2)和跨晶体管M3的电流(Im3)增加。跨M2的电流的改变大于跨M3的电流的改变(S卩，Λ Im2 > Δ ΙΜ3)，并且跨晶体管Μ5的电流(Im5)变为大于跨晶体管Μ6的电流(Im6)，这将输出节点OUTl拉为低。因此，随着电压VIN从低转变到高，OUTl变为低而0UT2保持为高，从而导致在第二级204期间OUTZ变为高。在第三级206期间，电压VIN保持为高，没有变化。相应地，Im6再次变为大于ΙΜ5，并且电路100返回到静态。由于在第三级206期间VIN没有变化，因此OUTl返回到高状态，并且OUTZ返回到低状态。在第四级208期间，电压VIN减少(即，从较高的电压改变为较低的电压)。随着电压VIN减少，Im2和Im3减少。Im2的改变大于Im3的改变，并且跨晶体管Μ8的电流(Im8)变为大于跨晶体管MlO的电流(I·)，这将输出节点0UT2拉为低。因此，随着电压VIN从高转变到低，0UT2变为低而OUTl保持为高，从而导致在第四级208期间OUTZ变为高。在第五级210期间，电压VIN保持为低，没有变化。正如下面将描述的那样，加速电路116对感测电路130的恢复进行加速，并且电路100再次返回到静态。相应地，0UT2返回到高状态，并且OUTZ返回到低状态。如图2所示，当输入节点IN上的电压VIN没有变化时OUTZ信号为低，并且当电压VIN变化或转变时为高，而不论IN上的电压的DC值如何。因此，逻辑输出信号OUTZ可以用于表明输入电压VIN的变化的发生。在此参考图I中所图示的启动电路110和感测电路130进一步描述感测电路130的恢复。正如前面提到的那样，启动电路110可操作用于一旦电路100被加电就启动感测电路130(在电流感测模式下)，并且进一步可操作用于此后对感测电路130的响应进行加速。随着输入节点IN上的电压VIN减少(参见例如，图2中的第四级208)，电流流出输入节点IN，从而导致电压VCSl减少。随着VCSl减少，Im2和Im3减少，这将如上所述地导致Im8变为大于I·并且将0UT2拉为低。一旦电压VIN已经完成了减少，则没有电流从输入节点IN流出。此时，Im3和Im4试图以由晶体管Ml设置的电流对电容器CS I再充电以将电压VCSl驱动回其静态，这还将0UT2从低驱动到高。然而，由于电容器CSl可能相对较大，因此该恢复可能是缓慢的并且0UT2从低到高的转变可能被显著地延迟。0UT2的延迟的转变引起逻辑输出信号OUTZ的延迟的改变，其中在该延迟的转变时段期间，逻辑输出信号OUTZ不正确地表明输入节点IN处的电压变化。因此，为了加速电容器CSl和电压VCSl的恢复，启动电路110使用加速电路116来增大跨电阻器M3和Μ4的电流(分别为Im3和Im4)以对电容器CSl充电并从而减少恢复时间。通过减少恢复时间，启动电路110减小了输入电压VIN停止減少并且第二输出节点OUT2返回到其静态的延迟。因此，显著地减小了逻辑输出信号OUTZ的不正确输出的持续时间。为了加速感测电容器CSl的恢复，加速电路116从节点120汲取附加电流IA。附加电流Ia被第四电流镜134镜像反射，这导致Im3和Im4向感测电容器CSl供应附加电流，从而加速CSl的充电并减小VCSl达到其静态所需的时间。通过图3中所图示的仿真结果300来进ー步说明所公开的双向电压微分器电路100的操作，包括加速功能性。在图3中示出的仿真中，VIN以64 μ s的上升时间从零增加倒12V，并且以20 μ s的下降时间从12V减少到8V。一般来说，当VIN增加或减少时，OUTZ为 逻辑高，并且当VIN为恒定吋，OUTZ为逻辑低。如图3所示，当输入电压变化大约O. 12V吋，逻辑输出信号OUTZ改变状态。此外，在VIN増加之后，下降的OUTZ信号被延迟大约2 μ S，而OUTl返回到其静态，并且在VIN减少之后，下降的OUTZ信号被延迟大约7 μ S，而0UT2返回到其静态。本领域技术人员应当意识到，提供在此公开的实施例是为了说明用于实现根据本公开的双向电压微分器电路的ー个示例。这样，在不脱离在所附权利要求书中所阐明的本公开的精神或范围的情况下，可以对图I中所图示的电路进行改变。例如，图4Α和图4Β图示了所公开的双向电压微分器电路的另外实现。
权利要求1.一种集成电路，其特征在于，所述集成电路包括 第一电路，可操作用于感测输入电压的改变； 第二电路，可操作用于响应于所述第一电路感测到所述输入电压的第一改变而改变第一逻辑信号的状态，并且响应于所述第一电路感测到所述输入电压的第二改变而改变第二逻辑信号的状态；以及 第三电路，可操作用于响应于所述第一逻辑信号状态的改变或所述第二逻辑信号状态的改变而产生表明所述第一电路感测到所述输入电压的所述改变的第三信号。
2.根据权利要求I所述的集成电路，其特征在于，所述第一电路阻止所述输入电压的DC分量。
3.根据权利要求I所述的集成电路，其特征在于，所述输入电压的所述第一改变是所述输入电压的增加。
4.根据权利要求I所述的集成电路，其特征在于，所述输入电压的所述第二改变是所述输入电压的减少。
5.根据权利要求I所述的集成电路，其特征在于，所述集成电路进一步包括第四电路，所述第四电路可操作用于在所述第一电路感测到所述输入电压的所述第二改变之后减小所述第一电路的恢复时间。
6.根据权利要求5所述的集成电路，其特征在于，所述第四电路包括加速电路，所述加速电路可操作用于产生施加到包括所述第一电路的电容器的充电电流。
7.根据权利要求5所述的集成电路，其特征在于，所述加速电路包括多个串联的晶体管。
8.根据权利要求5所述的集成电路，其特征在于，所述第四电路可操作用于减小所述第二/[目号的延迟时间。
9.根据权利要求I所述的集成电路，其特征在于，所述第二电路包括与第二晶体管串联地耦合的第一晶体管，其中当所述第一电路感测到所述输入电压的所述第一改变时，跨所述第一晶体管的电流变为大于跨所述第二晶体管的电流。
10.根据权利要求9所述的集成电路，其特征在于，当跨所述第一晶体管的所述电流大于跨所述第二晶体管的所述电流时，所述第一逻辑信号状态改变。
11.根据权利要求I所述的集成电路，其特征在于，所述第二电路进一步包括与第四晶体管串联地耦合的第三晶体管，其中当所述第一电路感测到所述输入电压的所述第二改变时，跨所述第三晶体管的电流变为大于跨所述第四晶体管的电流。
12.根据权利要求11所述的集成电路，其特征在于，当跨所述第三晶体管的所述电流大于跨所述第四晶体管的所述电流时，所述第二逻辑信号状态改变。
13.根据权利要求I所述的集成电路，其特征在于，所述第一电路包括耦合在第一电流镜与第二电流镜之间的电容器。
14.一种集成电路，其特征在于，所述集成电路包括 电压微分器电路，可操作用于感测输入电压的正的改变并通过增加施加到可操作用于生成第一输出信号的状态改变的第一电路的电流来对所述输入电压的所述正的改变进行响应，并且进一步可操作用于感测所述输入电压的负的改变并通过减少施加到可操作用于生成第二输出信号的状态改变的所述第一电路的所述电流来对所述输入电压的所述负的改变进行响应；以及 第二电路，可操作用于响应于所述第一输出信号和第二输出信号而产生表明所述输入电压的所感测到的改变的第三信号。
15.根据权利要求14所述的集成电路，其特征在于，所述第一电路包括第一电流镜，所述第一电流镜可操作用于响应于所述电流的所述增加而生成所述第一输出信号的所述状态改变。
16.根据权利要求15所述的集成电路，其特征在于，所述第一电流镜包括第一晶体管，所述第一晶体管可操作用于响应于所述电流的所述增加而将所述第一输出信号状态拉为低。
17.根据权利要求15所述的集成电路，其特征在于，所述第一电路进一步包括第二电流镜，所述第二电流镜可操作用于响应于所述电流的所述减少而生成第二输出信号的所述状态改变。
18.根据权利要求17所述的集成电路，其特征在于，所述第二电流镜包括第二晶体管，所述第二晶体管可操作用于将所述第一输出信号状态拉为高。
19.根据权利要求17所述的集成电路，其特征在于，所述第二电流镜包括第三晶体管，所述第三晶体管可操作用于响应于所述电流的所述减少而控制第三电流镜将所述第二输出信号状态拉为低。
20.根据权利要求17所述的集成电路，其特征在于，所述电压微分器电路进一步包括耦合在所述第一电流镜与所述第二电流镜之间的电容器，所述电容器可操作用于阻止所述输入电压的DC分量。
21.根据权利要求15所述的集成电路，其特征在于，所述第一电流镜进一步包括第四晶体管，所述第四晶体管可操作用于控制第四电流镜将所述第二输出信号状态拉为高。
22.根据权利要求14所述的集成电路，其特征在于，所述第二电路包括逻辑门。
23.根据权利要求14所述的集成电路，其特征在于，所述电压微分器电路进一步包括与电阻器串联地耦合的偏置晶体管。
24.根据权利要求14所述的集成电路，其特征在于，当在所述输入电压中未感测到改变时所述集成电路在第一状态下操作，并且当在所述输入电压中感测到所述改变时所述集成电路在第二状态下操作。
25.根据权利要求14所述的集成电路，其特征在于，所述集成电路进一步包括第三电路，所述第三电路可操作用于在所述电压微分器电路感测到所述输入电压的所述负的改变之后减小所述电压微分器电路的恢复时间。
26.根据权利要求25所述的集成电路，其特征在于，所述第三电路进一步可操作用于将所述电压微分器电路置于电流感测模式中。
27.根据权利要求25所述的集成电路，其特征在于，所述第三电路包括多个串联的晶体管。
28.根据权利要求25所述的集成电路，其特征在于，所述第三电路可操作用于减小所述第三信号的延迟时间。
29.一种集成电路，其特征在于，所述集成电路包括 电流发生器电路，包括电容性地耦合到第一电路支路的输入节点； 耦合到所述第一电路支路的第一内部输出节点；以及 耦合到第二电路支路的第二内部输出节点； 第一下拉电路，具有耦合到所述第一内部输出节点的第一控制节点； 第二下拉电路，具有耦合到所述第二内部输出节点的第二控制节点；以及 逻辑电路，在第一逻辑输出节点处耦合到所述第一下拉电路，并且在第二逻辑输出节点处耦合到所述第二下拉电路。
30.根据权利要求29所述的集成电路，其特征在于，所述第一电路支路包括与第二晶体管串联地耦合的第一晶体管。
31.根据权利要求29所述的集成电路，其特征在于，所述第二电路支路包括与第四晶体管串联地耦合的第三晶体管。
32.根据权利要求29所述的集成电路，其特征在于，所述电流发生器电路可操作用于响应于在所述输入节点处的正的电压改变而增加施加到所述第一内部输出节点和所述第二内部输出节点的电流。
33.根据权利要求32所述的集成电路，其特征在于，所述第一下拉电路可操作用于响应于施加到所述第一内部输出节点的所述增加的电流而改变所述第一逻辑输出节点的状态。
34.根据权利要求29所述的集成电路，其特征在于，所述电流发生器电路进一步可操作用于响应于在所述输入节点处的负的电压改变而减少施加到所述第一内部输出节点和所述第二内部输出节点的所述电流。
35.根据权利要求34所述的集成电路，其特征在于，所述第二下拉电路可操作用于响应于施加到所述第二内部输出节点的所述减少的电流而改变所述第二逻辑输出节点的状态。
36.根据权利要求29所述的集成电路，其特征在于，所述第一下拉电路包括第一电流镜，所述第一电流镜在所述第一逻辑输出节点处耦合到所述逻辑电路。
37.根据权利要求36所述的集成电路，其特征在于，所述第一下拉电路经由第二电流镜耦合到所述第二逻辑输出节点。
38.根据权利要求29所述的集成电路，其特征在于，所述第二下拉电路包括第三电流镜，所述第三电流镜在所述第一逻辑输出节点处耦合到所述逻辑电路。
39.根据权利要求38所述的集成电路，其特征在于，所述第三电流镜经由第四电流镜在所述第二逻辑输出节点处耦合到所述逻辑电路。
40.根据权利要求29所述的集成电路，其特征在于，进一步包括耦合到所述第二内部输出节点的多个串联的晶体管。
专利摘要本实用新型涉及一种集成电路，包括第一电路，可操作用于感测输入电压的改变；第二电路，可操作用于响应于所述第一电路感测到所述输入电压的第一改变而改变第一逻辑信号的状态，并且响应于所述第一电路感测到所述输入电压的第二改变而改变第二逻辑信号的状态；以及第三电路，可操作用于响应于所述第一逻辑信号状态的改变或所述第二逻辑信号状态的改变而产生表明所述第一电路感测到所述输入电压的所述改变的第三信号。电压感测电路可操作用于感测输入电压的变化，而不论电压是上升还是下降，也不考虑输入电压的DC值。
文档编号G01R19/00GK202631605SQ201120578249
公开日2012年12月26日 申请日期2011年12月31日 优先权日2011年12月31日
发明者段毅君 申请人:意法半导体研发(深圳)有限公司
专业数控铣床产品供应商
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