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专利名称：测试系统使用的低抖动时钟的制作方法
技术领域：
本申请涉及测试系统的时钟，用于产生测试模式和时钟信号，供测试电路，如测试集成电路装置之用。
背景技术：
测试高速集成电路装置(即待测试装置(DUT))，如微处理器，所使用的测试系统，由于必须产生精确的时钟信号和测试模式信号，变得越来越复杂。时钟信号是提供给DUT时钟输入引脚的，并用于运行该DUT，而测试模式则用于驱动并选通该DUT的数据引脚。
测试模式信号(亦称“事件序列”)一般包括事件模式，诸如二进制值(各个1和各个0)，以及与每一事件的上升和下降缘的出现相关联的时间，一般称为测试周期。事件通常是两种事件类型中的一种—驱动某一DUT数据引脚到某一特定状态的驱动事件，和测试某一DUT数据引脚的状态的选通事件(亦称测试事件)。图1画出测试模式100的一个例子，该例子在测试某一DUT时可能发生。在该例子中，测试模式100包括四种事件。一种事件是一对(S，T)，这里“S”是状态，“T”是与过渡到该状态相关联的时间。例如，测试模式100有四种驱动事件，可以写成(D1，1)、(D0，8)、(D1，13)、和(D0，18)。第一事件是在时间等于1时把信号驱动至高状态(1)。第二事件是在时间8时把信号驱动至低状态(0)。第三事件是在时间13时把信号驱动至高状态(1)。第四事件是在时间18时把信号驱动至低状态(0)。测试模式100的测试周期是在时间1到时间13之间的时间，对相继发生的驱动事件，重复该周期。
在开发一种测试模式信号中，测试系统必须有一种机构来产生事件的模式，可以参考测试系统的主时钟，把事件模式中的上升和下降缘，按精确的时间置于选择的测试周期内。假定主时钟的周期是2.5纳秒(ns)，那么测试系统应能以10皮秒(ps)量级的精度，设置上升/下降缘。如在图2中所示，要产生主时钟200周期倍数(如2.5ns或5.0ns)的测试周期的测试模式信号，可以通过用程序可控的分频器204完成。要产生主时钟200周期倍数中间(如2.7ns或5.5ns)的测试周期的测试模式信号，可以通过用微调电路210实现的微调技术完成，该微调技术向主时钟200周期或主时钟200周期倍数，提供程序可控的周期偏移212(亦称“周期微调”)。一般说来，用周期微调212的值来调整主时钟周期，以获得适合用于特定测试模式信号所需的测试周期216。测试系统，如在U.S.Pat.Nos.6,128,754，5,672,275，和5,212,443中所述的那些系统，说明如何使用微调技术来产生周期微调，本文引用这些专利公开的内容，供参考。
因为微调技术是频率综合的一种数字方法，它一般有某些优点，诸如增加的灵活性(即易于把事件置于测试周期内的能力)和在运行时间内同时改变周期的能力。但是，微调电路固有的模拟本性，使得它是非线性的。微调电路的非线性，对测试周期的边缘布局精度和测试周期的周期到周期的抖动，有巨大影响。典型的周期到周期抖动值，可达20ps。在频谱分析仪上，抖动典型地表现为在频率上分开的尖刺，而基于微调的时钟是按该频率运转的。
用于运行DUT的时钟信号，一般必须与测试模式信号在相位上同步且频率相似。频率相似意味着时钟信号是测试模式信号的倍数或约数。一般说来，作为基于微调的时钟，是用于为DUT产生时钟信号的。

发明内容
本发明人认识到，使用基于周期微调的时钟为DUT产生测试模式信号和时钟信号的常规测试系统，能在运行时间内同时改变时钟周期、易于在测试周期内移动某一事件的出现、和提供带有一些周期到周期抖动的时钟信号。本发明人还认识到，与基于微调的时钟相关联的周期到周期的抖动，对某些应用，如结构测试，可能成为问题，因为在结构测试中，除了需要基于周期微调的时钟来改变周期的灵活性和在周期内移动事件的出现之外，DUT还需要低的周期到周期抖动的时钟输入。因此，本发明人利用周期微调来产生测试模式信号，开发出测试系统使用的低抖动的时钟。本发明人利用程序可控锁相环时钟，它能输出与产生的基于周期微调的测试模式信号频率相似且相位匹配的信号，从而开发出低抖动的时钟。
这里说明的测试系统格式化程序的实现，可以包括如下特征的各种组合。
一方面，测试系统使用的信号发生设备，包括周期微调测试模式发生器，它可以编程，以便用微调技术来产生测试模式信号；和锁相环时钟，它可以编程，以便输出测试时钟信号，该测试时钟信号与该周期微调时钟产生的测试模式信号，频率相似(如为测试模式信号频率的倍数或约数)且相位匹配。每一周期微调测试模式发生器和锁相环时钟，是程序可控的，以便为不同类型的待测试装置，产生相应的测试模式信号和测试时钟信号。此外，该周期微调测试模式发生器是程序可控的，以便用比主周期约高两个或更多数量级的精度，把事件置于主周期内。
该信号发生设备还可以包括主定时参考信号，该信号被送至每一个周期微调测试模式发生器及锁相环时钟。周期微调测试模式发生器可以包括全局定序器和一个或多个局部定序器。锁相环时钟可以包括乘法器、低通滤波器、压控振荡器、和反馈部分。锁相环时钟还可以包括程序可控延迟线和/或程序可控门，每一个都是可控的，以便在周期微调测试模式发生器的输出改变时，使锁相环时钟与周期微调测试模式发生器重新同步。
锁相环时钟可以包括一个或多个程序可控分频器，这些分频器是可控的，以便调整锁相环时钟的输出频率。这些分频器可以包括位于参考输入信号端的第一分频器、位于锁相环反馈部分的第二分频器、和位于锁相环输出端的第三分频器。在这种情况下，第一分频器可以是除以M的分频器，第二分频器可以是除以N的分频器，和第三分频器可以是除以D的分频器，其中M、N、和D是程序可控的整数系数。测试时钟信号的频率可由选择的M、N、和D控制，以便按下述方程式选择需要的输出频率FoutFout=Fref*NM*2*D]]>这里Fref是参考输入信号。N可以与周期分辨率对应，且例如可以设为64。D可以与粗频率调整对应和N可以与细频率调整对应。在一个实施例中，D是2的乘方。
另一方面，测试信号可以由用微调技术产生的测试模式信号产生，并用锁相环产生一个与测试模式信号频率相似且相位匹配的测试时钟信号。产生的测试模式信号和相位匹配的测试时钟信号，可以加到待测试的装置上。具体说，把产生的测试模式信号加到待测试装置的数据引脚上，和把相位匹配的测试时钟信号加到待测试装置的输入引脚上。相位匹配的测试时钟信号，可以通过用锁相环使测试时钟信号与测试模式信号同步而产生。产生一个相位匹配的测试时钟信号，还可以包括根据公共的主时钟参考，产生测试模式信号和测试时钟信号。
此外，产生一个频率相似的测试时钟信号，可以包括使测试时钟信号的频率与测试模式信号基本上匹配。使测试时钟信号频率基本上匹配，可以包括控制一个或多个程序可控分频器，以便调整测试时钟信号，使之成为测试模式信号频率的倍数或约数。更普遍地说，控制测试时钟信号的频率，可以通过控制多个程序可控分频器来实现。
当测试模式信号的频率变化时，可以通过对一个或多个程序可控分频器改编程序，调整测试时钟信号的频率，使之与改变了的测试模式信号频率匹配。在这种情况下，可以通过控制延迟线或门或两者，改变测试时钟信号的定时，使测试时钟信号与测试模式信号再同步。
另一方面，为待测试装置产生测试信号，可以包括产生主参考信号；根据该主参考信号，用微调技术产生测试模式信号；产生测试时钟信号，通过把主参考信号作为输入提供给锁相环，并控制锁相环内的一个或多个程序可控分频器，以调整该测试时钟信号，使之成为测试模式信号频率的倍数或约数，从而使该测试时钟信号与该测试模式信号相位匹配且频率相似；把该测试时钟信号加到待测试装置的时钟输入引脚；最后，把该测试模式信号加到待测试装置的数据引脚。当测试模式信号频率变化时，可以通过对一个或多个程序可控分频器改编程序，调整测试时钟信号频率，以校准测试模式信号变化了的频率。此外，可以通过控制延迟线或门或两者，改变测试时钟信号的定时，使测试时钟信号与测试模式信号再同步。
本文说明的系统和技术，有若干优点。例如，一个优点是，有能力产生时钟信号内具有可靠边缘布局的时钟信号，例如，对2.5纳秒(ns)的主时钟周期，该边缘布局为+/-2皮秒(ps)的量级。此外，一个优点是，能够以较低的周期到周期的抖动(如2ps)产生时钟信号，在具有亚纳秒内部核心时钟的应用中，该抖动不会冲蚀定时界限，这对周期到周期抖动约20ps的常规系统，是重大的改进。产生的时钟信号的稳定性，能够导致稳定的DUT核心时钟、改进DUT的定时性能、和增加测试的出产量。因此，本文说明的系统和技术，特别适用于某些应用，如结构测试，因为结构测试要求，为数据引脚产生的测试模式信号要有周期微调的灵活性，及为时钟输入的锁相环时钟要有低的抖动。
在附图和下面的说明中，将阐明一个或多个实施例的细节。其他的特征及优点，从该说明及附图和权利要求书中，都将一目了然。


图1是测试模式图。
图2是用于产生测试周期的常规周期微调电路的方框图。
图3是测试系统方框图，该测试系统使用选择性的程序可控锁相环时钟和周期微调测试模式发生器。
图4是周期微调测试模式发生器的方框图。
图5是选择性程序可控锁相环时钟的方框图。
图6画出定时图，表明由锁相环时钟使用并产生的定时信号。
在各图中，相同的参考符号表示相同的单元。
具体实施例方式
图3是测试系统的方框图，该测试系统通过使用周期微调来产生测试模式信号，并通过使用基于PLL的有程序可控频率范围的时钟来产生时钟信号，能改进边缘布局的精度，还能向DUT时钟输入提供具有低的周期到周期抖动的时钟信号。
系统振荡器(OSC)300通过输入信号Fref352向锁相环时钟(PLL Clock)提供时钟信号。系统振荡器300还向被2除的电路318提供时钟信号，电路318把时钟信号分频成一半。在这种特定的情况下，系统振荡器300以800MHz运行，但也可以使用其他频率，依赖于应用和设计参数。被2除电路318的输出是主时钟(Clock)414，在本情况下，主时钟414以400MHz运行，但通过用不同频率运行的系统振荡器，或使用其值与应用及设计参数相关联的程序可控分频器，代替被2除电路318，能够获得其他的主时钟频率。时钟414被传送至周期微调测试模式发生器320，模式发生器320有输入/输出线322，与DUT 340特定引脚分开的引脚电子电路336耦合。周期微调测试模式发生器320通过输入/输出线322，向引脚电子电路336提供测试模式信号，该引脚电子电路336接着提供给DUT 340的数据引脚。如上面所指出，PLL时钟360接收通过信号Fref352的系统振荡器信号，还接收软件控制信号(SW Control)306及复位信号(Reset)308。PLL时钟360最多能够向每侧四条时钟引脚提供时钟信号，该四条时钟引脚可以或者用作四个单端时钟或者用作两个微分时钟。当然，与应用和设计参数有关，可以向每侧多于四条时钟引脚提供时钟信号。在本例中，PLL时钟360向时钟输入338提供单个时钟信号。
在本例中，Fref352的频率是800MHz，但与应用和设计参数有关，通过使用例如有不同频率的系统振荡器，能够获得其他的频率。PLL时钟360输出PLL时钟信号(Fout)380，该PLL时钟信号(Fout)与发送至DUT 340数据引脚的测试模式信号，频率相似且相位匹配。如上面所指出，频率相似意味着信号Fout380是测试模式信号的倍数或约数。DUT 340的时钟输入338，从PLL时钟360接收信号Fout380。
如图3所示，PLL时钟360与周期微调测试模式发生器320的结合，特别适合诸如结构测试的应用，该种应用可以利用微调技术的灵活性，向DUT 340数据引脚提供测试数据，并向DUT 340提供PLL技术的低周期到周期抖动的时钟输入。例如，在结构测试中，由于下面指出的理由，DUT 340的内部时钟，必须与有低的周期到周期抖动的测试系统时钟精确同步。
因为大多数高速集成电路装置，是由内部PLL时钟驱动的，DUT 340的内部PLL时钟，把测试系统提供的时钟信号，与时钟输入338相乘(例如，在常规系统中，是基于微调的时钟信号，而在本实施例中，就是信号Fout380)，以便按高的频率运行DUT 340的核心。例如，100MHz的测试系统的时钟输入，可以与DUT的内部PLL时钟相乘，获得1.6GHz的核心运行。在把测试模式信号加到DUT 340的数据引脚之后，DUT 340数据引脚的状态被仔细审查，并与预期结果比较。因为DUT 340的核心以1.6GHz运行(即周期为625ps)，在向时钟输入338提供的时钟信号中，任何周期到周期的抖动，例如在基于微调的时钟中20ps的抖动，会对DUT的内部PLL时钟的运行，产生不利影响。结果能导致抖动的核心时钟，而抖动的核心时钟最后降低DUT的定时性能并可能影响测试的出产量。
但是，在本实施例中，提供给DUT 340的是稳定的时钟信号Fout380，就是说，它有较低的周期到周期的抖动(如2ps)，在具有亚纳秒内部核心时钟的应用中，这样的抖动不会冲蚀定时界限。还有，可以使信号Fout380与发送至DUT 340数据引脚的测试模式信号频率相似且相位匹配。而且，在各优点当中，PLL时钟360与常规的基于微调的时钟提供的边缘布局精度相比，能改进边缘布局的精度。
图4画出周期微调测试模式发生器320的方框图。全局定序器412接收主时钟(Clock)414。全局定序器412，或者可以用本文引用的U.S.Pat.Nos.5,477,139和5,212,443中公开的全局定序器，或者可以用产生能用于产生测试周期的相似输出信号的其他全局定序器。在图4所示的例子中，主时钟414以400MHz运行，基本周期是2.5ns。
全局定序器412输出主时钟414和时间零信号416。时间零信号416是专用的时钟脉冲缘，测试周期以它作参考。全局定序器412使用微调技术，在线418上提供许多数字比特，为测试周期的开始指示离开时间零信号416的偏移，该种微调技术例如是U.S.Pat.No.5,477,139中公开的一种微调技术，本文引用该专利。该偏移被称为周期微调或周期偏移。周期微调值可以由主时钟周期的整数加上主时钟的分数部分合成。该分数部分，连同测试周期的周期分辨率，可以由例如传送8比特信息来提供。使用周期微调，可以给出提供测试周期分辨率的能力，该周期分辨率不限于主时钟414的周期分辨率。在本例中，400MHz的主时钟周期分辨率，是9.765625ps(即2.5ns被256除)。
所有这些信号都向许多局部定序器420提供，局部定序器可以使用公开在U.S.Pat.Nos.6,128,754，5,477,139，和5,212,443中的局部定序器，本文引用这些专利，也可以使用本领域一般人员熟知的任何其他局部定序器。局部定序器420产生测试模式信号，该测试模式信号包括事件模式，如各1和各0，以及每一事件出现的时间(即测试周期)，该时间以主时钟414、时间零信号416、和周期微调值为基础。每一局部定序器有输入/输出线322，与分开的引脚电子电路336耦合，该引脚电子电路336一般用同轴电缆连接至局部定序器420。
图5画出PLL时钟360的方框图，它能在具有程序可控频率范围的Fout380上产生时钟信号。此外，在Fout380上的时钟信号，可以与周期微调测试模式信号发生器320产生的测试模式信号频率相似且相位匹配。而且，如上所述，PLL时钟360能够获得改进的边缘布局精度，还能够在具有低周期到周期抖动的Fout380上，提供时钟信号。
PLL时钟360接收参考信号(Fref)352，该参考信号352经程序可控的除以M电路520处理。得到的信号(Fref/M)518由乘法器524接收，乘法器524还从程序可控的除以N电路530接收反馈信号529。得到的信号525被发送至低通滤波器526。滤波后的信号被发送至压控振荡器(VCO)528。VCO(VCO out)的输出542，被反馈至程序可控的除以N电路530和发送至被2除电路532及程序可控的除以D电路534，除以D电路534在Fout380上输出时钟信号，该时钟信号与周期微调测试模式信号发生器320产生的测试模式信号，频率相似且相位匹配。通过使用复位信号(Reset)308和SWControl 306，可以实现频率合成和相位匹配，SW Control 306利用延迟线(DL)522和门526，提供软件校准的定时延迟。频率合成和相位匹配，下面还要更详细解释。
频率合成PLL时钟360接收信号Fref352，信号Fref352在本例中的周期为1.25ns(即800MHz)，但与应用和设计参数有关，也可以用其他的频率。信号Fout380的频率，可按方程式(1)计算Fout=Fref*NM*2*D,]]>这里Fref是参考时钟信号频率，N和M是程序可控系数，及D是程序可控分频器534的程序可控系数，D可以是1、2、4、8、16或32，或2的任何乘方，与应用和设计参数有关。信号Fout380的周期，可按方程式(2)计算Tout=Tref*M*2*DN.]]>方程式(2)表明，PLL时钟360的周期分辨率，依赖于N的值，而周期的持续时间(即频率范围)则受M和D值的影响。在本实施例中，最小的要求PLL时钟360的周期分辨率是39.0625ps。因为Tref是1.25ns，可以把N设为64和把M和D设为1而获得要求的分辨率。如果PLL时钟360需要不同的周期分辨率，例如，在Tref为1.25ns时，可以把N设为32和把M和D设为1，而获得78.125ps的周期分辨率。在确定PLL时钟360的最小周期分辨率后(如39.0625ps)，PLL时钟360的频率范围，可以通过设定M和D的系数而确定。
在本实施例中，假定周期微调测试模式发生器320接收的主时钟414正以400MHz运行，则信号Fout380需要的频率范围是200到400MHz。利用方程式(1)，如果Fout380是400MHz，Fref352是800MHz，N是64，及D是1，则M系数的值是64。因为对信号Fout380需要的频率范围，不要求分频，所以把程序可控分频器534的D系数设为1。同样，如果Fout380是200MHz，Fref352是800MHz，N是64，及D是1，则M系数的值是128。因此，M系数的值在64到128之间。通过改变程序可控分频器534的D系数，产生宽范围的时钟频率是可能的。表1表明在N固定为64时，可以获得作为M和D的函数的时钟周期。
从表1可见，通过改变程序可控分频器534的D系数对PLL时钟360的分频，将成正比地影响频率的分辨率。然而，用周期微调测试模式发生器320产生的测试模式信号的频率合成，能够通过给定需要的N而选择适当的M和D来实现。不难看出，能够由PLL时钟360产生的时钟周期，是周期微调测试模式发生器320产生的测试周期的倍数。
D

表1作为M和D函数的周期，以ps为单位相位对准信号Fout380与测试模式信号的相位对准，可以通过两步处理过程达到首先，令除以M电路520以适当的校准复位；然后，在来自VCO 526的瞬态已经结束之后，该瞬态发生在复位操作之后，使信号Fout380与测试模式(该测试模式由周期微调测试模式发生器320产生)相位对准。
在每个分频器520、532、534上，相位信息丢失(反馈的除以N电路530除外，因为该电路与来自VCO的(VCO out)542相乘)。通常都会发生相位信息丢失，除非除以M电路520在每次测试开始时被精确复位。使除以M电路520复位，可以使用复位信号(Reset)308完成。能够用软件控制的延迟线DL 522，补偿产生复位信号308的复位逻辑中任何延迟，从而保证在恰当的时间向除以M电路530提供复位信号308。定时校准或定时延迟值，通过信号SW Control 306引入DL 522。
在来自VCO 526的瞬态已经结束之后，PLL时钟360的输出与测试模式的相位对准，能够通过相位比较器(未画出)完成。如上所述，因为一般需要归零且可重复的信号Fout380，所以必须屏蔽该瞬态。这一点可以用门536产生的门信号582完成。门信号582通过使用复位信号308和定时校准或定时延迟值，与信号Fref/M 518和信号Fout380同步，该定时校准或定时延迟值是通过信号SW Control 306引入门536的。一旦已经对特定频率确定了定时校准，就能够计算所有其他频率。本领域一般人员知道，如何用熟知的技术计算这些其他频率。
图6画出Fout380复位的定时，以获得与复位信号308的固定时间关系，复位信号308接着又与周期微调测试模式发生器320产生的测试模式相位对准。不难看出，在复位信号的上升缘622，信号Fref/M 518驱动至低态628。信号Fref/M 518一直维持在低态628，直至复位信号的下降缘624。此外，在复位信号的上升缘622，门信号582被驱动至高态626，该高态626驱动信号Fout380至低态630。门信号582维持在高态626，至少到信号VCOout/2543中的瞬态620结束，此后，门信号582与信号Fout380同步地驱动至的低态。结果，测试模式与信号Fout380相位对准。
前述的实施例，把基于周期微调测试模式信号发生器的灵活性，与基于PLL时钟的低周期到周期抖动结合。该种结合向DUT提供稳定的时钟，该稳定的时钟在具有亚纳秒内部核心时钟的应用中，不会冲蚀定时界限。
本文说明的计算方面，可以在数字电子电路中实现，或在计算机硬件、固件、软件、或它们的组合中实现。只要合适，这些系统和技术方面，能够用有形地体现在机器可读存储装置中的计算机程序产品来实现，供可编程处理器执行；而方法的步骤，能够用执行指令程序的可编程处理器完成，该指令程序通过对输入数据的操作及产生输出来完成这些功能。
为向用户提供人机对话，使用的计算机系统可以有显示装置，如监控器或液晶屏，以便向用户显示信息，以及键盘和指针指针，如鼠标或跟踪球，用户能够通过这些装置向计算机系统输入。可以对计算机编程，以提供图形用户界面，计算机程序通过该用户界面与用户对话。
其他的实施例包括在下述权利要求书之内。
权利要求
1.一种测试系统使用的信号发生设备，该设备包括程序可控的周期微调测试模式发生器，用微调技术产生测试模式信号；和程序可控的锁相环时钟，用于输出测试时钟信号，该时钟信号与周期微调测试模式发生器产生的测试模式信号，频率相似且相位匹配。
2.按照权利要求1的设备，其中，每一周期微调测试模式发生器和锁相环时钟，是程序可控的，以便为不同类型的待测试装置，产生相应的测试模式信号和测试时钟信号。
3.按照权利要求2的设备，其中的周期微调测试模式发生器是程序可控的，以便按比主周期约高两个或更多的数量级的精度，把事件放进主周期内。
4.按照权利要求1的设备，其中的频率相似的测试时钟信号，是测试模式信号频率的倍数或约数。
5.按照权利要求1的设备，其中的周期微调测试模式发生器，包括一全局的定序器和一个或多个局部定序器。
6.按照权利要求1的设备，还包括向周期微调测试模式发生器及锁相环时钟每一个提供的主定时参考信号。
7.按照权利要求5的设备，其中的锁相环时钟，包括一乘法器、一低通滤波器、一压控振荡器、和一反馈部分。
8.按照权利要求7的设备，其中的锁相环时钟，还包括程序可控延迟线和程序可控门，只要周期微调测试模式发生器的输出发生变化，程序可控延迟线和程序可控门各可控地使锁相环时钟与周期微调测试模式发生器再同步。
9.按照权利要求1的设备，其中的锁相环时钟，还包括一个或多个程序可控分频器，它们是可控的，以便调整锁相环时钟输出的频率。
10.按照权利要求9的设备，其中的一个或多个程序可控分频器，包括位于锁相环参考输入信号端的第一分频器、位于锁相环反馈部分的第二分频器、和位于锁相环输出端的第三分频器。
11.按照权利要求10的设备，其中的第一分频器包括除以M的分频器，第二分频器包括除以N的分频器，和第三分频器包括除以D的分频器，其中M、N、和D是程序可控的整数系数，同时，测试时钟信号的频率是可以控制的，按照下面的方程式，通过选择M、N、和D来选择需要的输出频率FoutFout=Fref*NM*2*D]]>这里Fref是参考输入信号。
12.按照权利要求11的设备，其中N对应于周期分辨率。
13.按照权利要求11的设备，其中N是64。
14.按照权利要求11的设备，其中D对应于粗频率调整，而M对应于细频率调整。
15.按照权利要求11的设备，其中D是2的乘方。
16.一种产生测试信号的方法，包括用微调技术产生测试模式信号；和产生测试时钟信号，用锁相环使该测试时钟信号与测试模式信号频率相似且相位匹配。
17.按照权利要求16的方法，还包括把产生的测试模式信号和相位匹配的测试时钟信号，加在待测试的装置上。
18.按照权利要求17的方法，其中，把产生的测试模式信号加到待测试装置的数据引脚，和把频率相似、相位匹配的测试时钟信号，加到待测试装置的时钟输入引脚。
19.按照权利要求16的方法，其中产生相位匹配的测试时钟信号，包括用锁相环使该测试时钟信号与测试模式信号同步。
20.按照权利要求19的方法，其中产生相位匹配的测试时钟信号，还包括根据公共主时钟参考，产生测试模式信号和测试时钟信号。
21.按照权利要求16的方法，其中产生频率相似的测试时钟信号，包括使测试时钟信号的频率与测试模式信号的频率基本上匹配。
22.按照权利要求21的方法，其中使测试时钟信号的频率基本上匹配，包括控制一个或多个程序可控分频器，以调整测试时钟信号，使之成为测试模式信号频率的倍数或约数。
23.按照权利要求16的方法，其中产生频率相似的测试时钟信号，包括通过控制多个程序可控分频器，来控制测试时钟信号的频率。
24.按照权利要求23的方法，其中控制多个程序可控分频器，包括控制位于锁相环参考输入信号端的第一分频器、控制位于锁相环反馈部分的第二分频器、和控制位于锁相环输出端的第三分频器。
25.按照权利要求24的方法，其中的第一分频器是除以M的分频器，第二分频器是除以N的分频器，和第三分频器是除以D的分频器，其中M、N、和D是程序可控的整数系数，且其中控制测试时钟信号的频率，包括按照下面的方程式，选择M、N、和D来选择需要的输出频率FoutFout=Fref*NM*2*D]]>这里Fref是参考输入信号。
26.按照权利要求25的方法，其中N对应于周期分辨率。
27.按照权利要求26的方法，其中N是64。
28.按照权利要求25的方法，其中D对应于粗频率调整，而M对应于细频率调整。
29.按照权利要求28的方法，其中D是2的乘方。
30.按照权利要求16的方法，还包括改变测试模式信号的频率；和通过对一个或多个程序可控分频器改编程序，调整测试时钟信号的频率，使之与测试模式信号变化了的频率匹配。
31.按照权利要求30的方法，还包括通过控制延迟线或门或两者，改变测试时钟信号的定时，使测试时钟信号与测试模式信号再同步。
32.一种为待测试装置产生测试信号的方法，包括产生主参考信号；根据该主参考信号，用微调技术产生测试模式信号；产生测试时钟信号，通过向锁相环提供该测试时钟信号作为输入，并控制该锁相环中一个或多个程序可控分频器，以调整测试时钟信号，使该测试时钟信号成为测试模式信号频率的倍数或约数，从而使该测试时钟信号与测试模式信号相位匹配且频率相似；把该测试时钟信号加到待测试装置的时钟输入引脚；和把该测试模式信号加到待测试装置的数据引脚。
33.按照权利要求32的方法，还包括改变测试模式信号的频率；和通过对一个或多个程序可控分频器改编程序，调整测试时钟信号的频率，把它校准至测试模式信号变化了的频率。
34.按照权利要求32的方法，包括通过控制延迟线或门或两者，改变测试时钟信号的定时，使测试时钟信号与测试模式信号再同步。
35.按照权利要求32的方法，其中控制一个或多个程序可控分频器，包括控制位于锁相环参考输入信号端的第一分频器、控制位于锁相环反馈部分的第二分频器、和控制位于锁相环输出端的第三分频器。
36.按照权利要求35的方法，其中的第一分频器是除以M的分频器，第二分频器是除以N的分频器，和第三分频器是除以D的分频器，其中M、N、和D是程序可控的整数系数，且其中控制测试时钟信号的频率，包括按照下面的方程式，选择M、N、和D来选择需要的输出频率FoutFout=Fref*NM*2*D]]>这里Fref是参考输入信号。
全文摘要
为待测试装置(DUT)产生测试信号，包括产生主参考信号；根据该主参考信号，用微调技术产生测试模式信号；产生测试时钟信号，通过把该主参考信号作为输入提供给锁相环(PLL)，并控制该PLL内的一个或多个程序可控分频器，以调整该测试时钟信号，使之成为测试模式信号频率的倍数或约数，从而使该测试时钟信号与该测试模式信号相位匹配且频率相似；把该测试时钟信号加到DUT的时钟输入引脚；最后，把该测试模式信号加到DUT的数据引脚。当测试模式信号频率变化时，可以通过对程序可控分频器改编程序，调整测试时钟信号频率，以校准测试模式信号变化了的频率。
文档编号G01R31/317GK1527948SQ02806958
公开日2004年9月8日 申请日期2002年3月19日 优先权日2001年3月20日
发明者保罗·达拉里卡, 伯奈尔·G·韦斯特, G 韦斯特, 保罗 达拉里卡 申请人:尼佩泰斯特公司