专利名称：基于fpga的激光多普勒雷达信号处理器的制作方法
技术领域：
本实用新型涉及雷达信号处理领域，具体涉及一种基于FPGA的激光多普勒雷达的信号处理器。
背景技术：
多普勒雷达是利用雷达和目标间因相对运动而产生的多普勒效应对目标进行探测的雷达，激光多普勒雷达发射的是激光信号。与微波雷达相比，激光多普勒雷达雷达具有工作波长较短，波束发散角小等特点，具有极高的角分辨能力、距离分辨能力和多普勒测速分辨率。利用激光多普勒雷达能够精确地测量目标物体的运动速度雷达发射一个脉冲信号，信号从目标返回后带有多普勒频移，从回波中提取出多普勒频率即可计算出目标速度。能否实时准确地提取多普勒频率取决于雷达信号处理器的性能。激光多普勒雷达信号处理的一个特点是大数据量，由于采样频率往往较高，数据的突发性很强，静态存储器难以实现如此高速的数据存储，而动态存储器虽然可以实现但使用复杂。因此如何实时保存具有这样特点的回波数据是激光多普勒雷达信号处理面临的一个问题。对于需要测量负速度的场合，即目标与雷达相反方向运动，此时的多普勒频率为负值。雷达前端的光电探测器无法获得负频率信号输出，因此发射波需要加一个中频频率，这样回波与未加中频的本振信号混频后得到的频率值实际上是多普勒频率加中频频率，可将负的多普勒频率搬移到正频率处。由于发射光泄漏到接收光路等的影响，会使得解调后的信号含有中频干扰信号，该中频频率的幅度远大于多普勒频率处的幅度，使得信号动态范围很大，不利于后续的处理和节省运算资源。这是激光多普勒雷达信号处理面临的又一个问题。激光多普勒雷达所能测量的速度动态范围、测速精度和实时性是其重要指标，所能测量的速度动态范围越大，表示雷达的使用范围越广；测速精度越高，其结果越可靠；速度刷新率越高，雷达能够越快速地得出测速结果，同时加速度带来的测速误差越小。大的速度动态范围意味着大的多普勒频率范围，也就意味着解调后的回波信号具有大带宽，这需要使用更高采样频率的模数转换器(ADC)，从而数据点数变多；测速精度高，表示每个数据点就需要用更大的位宽。因此，这两项指标的提高带来的是数据量的增大，而实时性要求短时间内需要处理大量回波数据。这是激光多普勒雷达信号处理面临的第三个问题。雷达的作用距离表示雷达能探测多少距离范围内的目标。在前端硬件条件和周围环境不变的情况下，目标距离越远，有用信号强度越弱，信噪比越低。因此如何从远处目标的回波中检测出有用信号是激光多普勒雷达信号处理面临的第四个问题。随着计算机和大规模集成电路技术的发展，数字信号处理技术成为雷达信号处理的核心。激光多普勒雷达接收到的回波经过初步的模拟电路调理后，利用ADC对模拟信号进行采样，将其转换成数字信号，然后利用数字信号处理的方法获取所需的目标信息。在雷达的数字信号处理硬件实现中，现有技术主要是采用数字信号处理器(DSP)，负责预处理、FFT和频率提取等所有计算任务。现有技术的不足在于，时钟频率一定的情况下，DSP的运算速度主要依赖于乘加单元的个数，而其乘加单元个数极其有限，这限制了DSP在滤波等需要大量乘加运算时的速度。例如TI的TMS320C64X系列定点DSP具有两个乘法器，可在一个时钟周期同时进行4个16X 16bit运算。用该系列时钟速度为800MHz的一款DSP实现一个100个系数的FIR滤波器，其滤波处理速度仅为32MHz。如前所述，激光多普勒雷达的数据量大，实时性要求高，那么只能利用多片DSP进行并行处理，这增加了系统的复杂度和功耗，降低了稳定性，也不利于控制成本。因此，激光多普勒雷达需要一种速度快、精度高、结构简单的信号处理器。
发明内容针对以上分析的激光多普勒雷达信号处理面临的问题和当前技术的种种不足，本实用新型的目的是提供一种基于现场可编程门阵列(FPGA)的激光多普勒雷达的信号处理器。本实用新型要解决的技术问题是雷达信号处理中高速、大量数据的缓存和实时处理问题，激光多普勒雷达的中频干扰问题和远距离探测的低信噪比问题。本实用新型充分利用·FPGA的特点，配合ADC和静态存储器(SRAM)，实时完成激光多普勒雷达信号处理的全部工作。为此，本实用新型提供了一种用FPGA实现的激光多普勒雷达的信号处理器，参见图1，该信号处理器的结构包括ADC采样单元、存储单元和FPGA处理单元。所述的ADC采样单元由一片ADC构成，型号为国家半导体公司的ADC12D1000，对输入的模拟信号进行模数转换，输出数字信号到FPGA处理单元；该型号ADC具有十个配置引脚PDI、PDQ、ECE、DES、TPM、NDM、FSR、CALDLY, CAL, DDRPHASE,这十个引脚都连接到 FPGA，由其通过配置总线配置，将ADC配置为两通道分别采样、输出分路模式、满量程输入、上电延迟17ms校准、时钟比数据延迟半周期；所述的存储单元由两片并行的SRAM构成，SRAM型号为Cypress公司的CY7C1034DV33 ;该型号SRAM具有三个控制引脚CE、WE、0E，这三个引脚连接到FPGA由其通过SRAM控制信号进行控制；所述的FPGA处理单元由一片FPGA构成,采用Xilinx公司的Virtex-II系列，具体型号为XC2V3000 ；FPGA处理单元包括以下十个�？锳DC配置模块，输出配置结束信号到控制�？椋涑雠渲米芟吡拥紸DC采样单元;存储接口�？椋淙胛裳萁邮漳？楹褪菔淙肽？榈氖�、地址、SRAM控制信号，输出数据、地址、SRAM控制信号到存储单元；采样数据接收�？椋淙胛獠坎裳シ⑿藕�、ADC采样后的信号和控制�？榈母次恍藕牛涑鑫捍嫘慈胧�、地址、SRAM控制信号和采样结束信号；数据输入�？椋淙胛刂颇？榈氖鼓芎透次恍藕�、存储接口�？榈幕捍娑脸鍪荩涑鑫刂�、SRAM控制信号、数据有效信号和串行数据；中频陷波�？椋淙胛刂颇？榈母次恍藕�、数据输入�？榈氖萦行藕藕痛惺荩涑鑫萦行藕藕拖莶ê笫荩�2倍降采样�？椋淙胛刂颇？榈母次恍藕�、中频陷波�？榈氖萦行藕藕拖莶ê笫荩涑鑫萦行藕藕徒挡裳笫荩籉FT�？椋淙胛刂颇？榈母次恍藕拧�2倍降采样�？榈氖萦行藕藕徒挡裳笫荩涑鑫萦行藕藕推灯资荩宦龀謇刍？椋淙胛刂颇？榈母次恍藕藕屠刍问刂菩藕�、FFT�？榈氖萦行藕藕推灯资荩涑鑫灯资荩环逯堤崛『投嗥绽掌德始扑隳？椋淙胛刂颇？榈氖鼓�、复位信号和脉冲累积�？榈钠灯资荩豢刂颇？椋淙胛狝DC配置�？榈呐渲媒崾藕藕筒裳萁邮漳？榈牟裳崾藕牛涑鑫次恍藕拧⑹鼓苄藕藕屠刍问刂菩藕牛籉PGA内部各�？榈牧庸叵滴狝DC配置�？橥ü渲媒崾藕帕拥娇刂颇？椋徊裳萁邮漳？橥ü裳崾藕藕透次恍藕庞肟刂颇？榱樱ü捍嫘慈胧�、 地址和SRAM控制信号与存储接口�？榱樱淮娲⒔涌谀？橥ü捍娑脸鍪�、地址和SRAM控制信号与数据输入模块连接；数据输入�？橥ü鼓芎透次恍藕庞肟刂颇？榱樱ü萦行藕藕痛惺萦胫衅迪莶？榱樱恢衅迪莶？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕拖莶ê笫萦�2倍降采样�？榱樱�2倍降采样�？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕徒挡裳笫萦隖FT模块连接；FFT�？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕推灯资萦肼龀謇刍？榱樱宦龀謇刍？橥ü次恍藕藕屠刍问刂菩藕庞肟刂颇？榱樱ü灯资萦敕逯堤崛『投嗥绽掌德始扑隳？榱樱环逯堤崛『投嗥绽掌德始扑隳？橥ü次缓褪鼓苄藕庞肟刂颇？榱樱煌獠磕Ｄ庑藕帕拥紸DC采样单元所含的ADC的模拟输入引脚，FPGA的I/O引脚输出的配置总线连接到ADC的各配置引脚，ADC的数字输出引脚连接到FPGA的I/O引脚，外部采样触发信号连接到FPGA的I/O引脚，FPGA的I/O引脚输出的地址和SRAM控制信号分别连接到存储单元所含的SRAM的地址引脚和各控制引脚，FPGA的I/O引脚输入和输出的数据连接到SRAM的数据引脚。本实用新型提供的这种用FPGA实现的激光多普勒雷达的信号处理器，参见图2，其工作的流程为a. ADC配置模块对ADC进行配置，该步骤结束后转到步骤b。b.外部触发信号有效后，采样数据接收�？榛捍鍭DC采样单元的单脉冲信号，并将其写入存储单元中的SRAM。存储完预定数目的多个脉冲后，采样数据接收�？榉⑺筒裳崾藕诺娇刂颇？�。该步骤结束后转到步骤C。c.控制�？榻邮盏讲裳崾藕藕笃舳菔淙肽？椋哟娲⒌ピ卸寥〉ヂ龀寤夭ㄊ荩菀来尉衅迪莶？楹�2倍降采样模块，分别进行陷波和2倍降采样处理。该步骤结束后转到步骤d。d. 2倍降采样�？槭涑龅氖菔淙氲紽FT�？椋懈道镆侗浠唬玫降ヂ龀寤夭ǖ钠灯住８貌街杞崾笞讲街鑕。e.单脉冲FFT结束后，脉冲累积�？槠舳灯桌刍礁媚？榈腇IFO中。该步骤结束后转到步骤f。f. 一个单脉冲回波累积完毕后，由控制�？榕卸系鼻袄刍问欠翊锏街付ㄖ担创锏街付ㄖ凳保讲街鑓 ;若达到指定值，转到步骤g。[0034]g.峰值提取和多普勒频率计算�？槠舳寥÷龀謇刍？榈腇IFO中存储的多脉冲累积频谱，找出频谱的峰值点在序列中的位置，然后计算出多普勒频率，信号处理结束。本雷达信号处理器的优点在于(I)充分利用FPGA大I/O带宽和具有大量片内高速Block RAM的特点，构建片内FIFO对ADC的数据进行缓存。然后采用多片高速SRAM，多数据点并行，将片内FIFO的缓存数据存入SRAM。解决了高采样率、高突发性、大数据量的回波数据存储问题，并且实现简单，设计灵活，可靠性高。(2)带有陷波器模块，可以大幅度抑制中频干扰信号的幅度，使其与有用信号幅度相当，从而减小数据的动态范围。在实际处理中数据位宽一定的情况下，这样能防止有用信 号幅度过小而降低检测精度。(3)利用降采样在保证精度的情况下适当减少数据量。数据量的减少带来了处理时间减少，同时能减少内部存储空间的使用。(4)带有频谱累积�？椋沟酶么砥髂芄淮硇旁氡群苄〉脑毒嗬肽勘昊夭ㄐ藕�。(5)充分利用FPGA内部丰富的寄存器资源，设计流水线。在数据经过数据输入�？�、中频陷波模块和2倍降采样�？槭辈捎昧魉叻绞剑虼�2倍降采样�？樵诰倭垦映俸蠹纯煽际涑鼋挡裳蟮氖荩跎倭舜硎奔浜湍诓看娲⒌氖褂谩�(6)中频陷波�？楹�2倍降采样模块的滤波器所需的常数乘法器利用FPGA内部的Slice实现，速度比用嵌入式乘法器快。滤波器的各个乘法器为并行实现，可在一个周期内输出一个滤波数据，加快了处理速度。将2倍降采样模块的滤波器系数设计成具有对称性，可以复用乘法器，减少了一半乘法器数量。滤波器的结构经过转置，提高了最大运行速度。
图I为本实用新型提出的信号处理器总体结构框图。图2为本实用新型提出的信号处理器工作流程图，其中M表示累积次数。图3为陷波器结构图，其中&为中频干扰频率。图4为降采样所需低通滤波器的结构图。
具体实施方式
本实用新型用于的激光多普勒雷达需要测量的速度范围为-20m/iTl00m/S，负的速度表示目标与雷达远离，该速度范围与1550nm波长的发射激光对应的多普勒频率fd为-25. 8MHz 129MHz，中频频率采用4=62. 5MHz，那么回波信号的频率范围变成36. 7MHz"l91. 5MHz。根据采样定理ADC的采样频率定为500MHz，采样时间为32. 768us，那么一次采样得到N=16384点数据。发射脉冲重频为ΙΟΚΗζ，即两次脉冲间隔100 μ S。下面根据以上提出的具体指标详细介绍本实用新型的实现方式。(I)ADC采样单元。为实现高速高精度采样，本实用新型采用国家半导体公司(现已并入德州仪器公司)的ADC12D1000型ADC，该ADC为12bit，最高采样率为2GSPS。本实用新型配置成采样频率500MHz，以250MHz的频率输出两路并行的12bit数据，输出采样时钟为 125MHz ο(2)存储单元。SRAM采用Cypress公司的CY7C1034DV33，该型号SRAM容量为256KX24bit，最快读写速度达125MHz。本实用新型的存储单元含有2块SRAM进行并行处理，提供48bit的I/O带宽，写入时钟为75MHz，两块SRAM最多能存储64X16384点12bit数据，即64个单脉冲的数据。(3)FPGA处理单元。本实用新型采用Xilinx公司的Virtex-ΙΙ系列FPGA，型号为XC2V3000。该型号FPGA具有14336个Slice，96个嵌入式乘法器，96个18Kbit嵌入式RAM,可满足高速海量数据处理应用。(4)采样数据接收�？�。前述ADC的输出接口带宽为24bit，输出数据频率为250MHz，该�？榈氖淙虢涌诶肁DC同步输出的125MHz采样时钟，设计为时钟的上升下降沿同时操作，能够满足ADC的数据速率。接收到采样数据后，�？榻幸淮未⒆唬�24bit数据转换为48bit数据，写入到容量为2048 X 48bit的FIFO中，该FIFO的写入时钟 为125MHz。如前所述，FIFO与片外存储单元(两片SRAM并行)的接口带宽为48bit，读出时钟为75MHz。写入一次采样的16384点12bit数据所需的最大缓冲区为6553. 6 X 12bit，因此FIFO的容量是足够的。(5)中频陷波�？�。针对测速雷达中频干扰幅度过大的问题，本实用新型在处理流程中加入中频陷波器，对中频进行陷波，使其幅度与多普勒频率处的幅度相当或更�。沟没夭ㄊ莸亩段Т蟠蠹跣。诩觳庥杏眯藕�。陷波器从信号中提取中频干扰的初始相位和幅度参数，然后利用这两个参数重新生成一个信号，该信号在中频频率处的幅度和初始相位与中频干扰一样，从原信号中减去生成的这个信号，实现陷波。其结构图如图3所示。(6) 2倍降采样�？椋ㄒ破�、低通滤波和抽取。如前所述，ADC单脉冲采样得到的数据量为16384点，陷波后数据量不变。对13684点数据直接进行FFT变换，所需的时间长、占用的资源多，因此在保证精度的情况下，对陷波后的数据进行2倍降采样处理。根据降采样理论，2倍降采样会使频谱展宽2倍，直接对该信号降采样会使其频谱范围变为73. 4MHz 383MHz，而采样定理限制的信号最高频率为250MHz，因此直接进行降采样会使得最高频率超过采样定理的限制而发生频谱混叠。解决的方法是只取信号的单边带，由于实信号频谱的对称性，其单边带保留了其全部频谱信息。准备保留的频率范围为20MHz 200MHz，该频率范围完全包含了有用信号的频率。陷波后信号首先通过移频器进行移频，将陷波后信号乘以复频率信号ffllOMHz，那么回波信号的频谱整体左移110MHz，拟保留的频谱范围变为-90MHz 90MHz。然后通过通带为-90MHz 90MHz的低通滤波器，所得的信号即为原20MHz 200MHz处的信号。注意现在的信号已经由原来的16284点实数变为16284点复数。最后对该复数据进行2倍抽取，可得到8192点数据，运算量变为原来的一半。FPGA中可以方便的利用乘法器和内部Block RAM构成移频器。BlockRAM配置成ROM形式，其中存有移频频率信号的抽样值。低通滤波器结构如图4所示，设计为32点FIR滤波器，系数具有对称性，相同的系数共同使用一个乘法器，节省了资源。滤波器用转置结构实现，这在使用FPGA实现时可以减少所需建立保持时间，利于提高最大运行速度。考虑到滤波器的系数为常数，使用Slice构造乘法器而不是嵌入式乘法器，这样的好处是实现速度快，且节省了嵌入式乘法器的资源。因为FIR滤波器需要大量乘法器，如果用嵌入式乘法器，只有少数高端型号的FPGA才能提供如此多的数量，这显然不利于成本控制，而且容易造成大量其他资源的浪费。而利用分布式实现，不占用嵌入式乘法器，还可充分利用剩余的逻辑资源。与DSP相比，FPGA可由设计者根据实际需要灵活地实现各种结构，使用内部的逻辑资源，可以并行实现分布式乘法器，因此滤波器可以并行处理，加快了处理速度。(7) FFT�？�。该�？槎越挡裳蟮氖萁蠪FT，得到频谱。因为FFT之前经过了降采样，数据量减少，对FFT的速度降低了要求，本实用新型的FFT模块为基2实现，使用完全的串行结构，也就是只有一个蝶形运算单元。这种方式比并行方式设计简单，实现方便，可维护性强，资源利用也较少。不考虑读写缓存等的周期，本处理器实现8192点FFT需4096X13=53248周期，时钟频率为50MHz时需用时1064. 96 μ S。FPGA内部的Block RAM资源丰富，可以为FFT提供中间数据的缓存。(8)脉冲累积�？椤＠状锩糠⑸湟桓雎龀宓玫降幕夭ㄐ藕盼桓龅ヂ龀寤夭ǎ状镌谔讲庠毒嗬胧保玫降幕夭ㄐ藕湃酰肷喽越锨浚虼说ヂ龀宓男旁氡群艿停枰� 用多脉冲累积方式提高信噪比。脉冲累积分为相干脉冲累积和非相干脉冲累积，相干累积对信噪比的提高如下式(I)所示SNRifcoherent=MXSNRs(I)式中，SNRltlcoherent为相干累积后的信噪比，M为累积脉冲数，SNRs为单脉冲信噪比。相干脉冲累积效果较好，但要求脉冲的相位具有相关性，在现实中难以做到。本实用新型采用非相干累积，非相干累积对信噪比的提高如下式(2)所示SNRMn0iicolierent = x SNRs(2)式中，SNRfc—t为非相干累积后的信噪比。非相干累积不要求脉冲相位具有相关性，FFT�？槭涑龅牡ヂ龀迤灯资葜苯邮淙肜刍？椋奂拥紽IFO中。根据系统要求的速度刷新率和单脉冲处理所需的时间，可以计算出最多累积的次数。可见，单脉冲的处理速度，即中频陷波、2倍降采样和FFT的速度，直接与可累积的脉冲次数相关。如果单脉冲处理速度慢，那么累积次数少，信噪比低，甚至信号被完全湮没在噪声中，无法检测出多普勒频率。单脉冲处理速度越快，在系统规定的时间内可以累积的次数就越多，得到的信噪比就越大，越容易检测出信号。(9)峰值提取及计算多普勒频率�？�。累积一定次数后，得到最终的频谱，需要检测频谱幅度的最大值对应的序号。设谱峰对应第η个数据点，且有0<n <N/2。如果η小于Ν/4，说明谱峰在正频率处；如果η大于Ν/4，说明谱峰在负频率处，需要将其换算到负值。考虑到2倍降采样有频谱展宽和左移频110MHz，那么原回波信号的频谱峰值处频率fmax如式(3)所示
(J K 500MHz + IlOMHi,05 h< Nfi
I = I*—(3)
~ I^X 500MHz - 250MHz + 'I ΟΜΗζ,Ν/4 H < if/2考虑到发射波带有中频频率，那么实际多普勒频率fd应该是fd=fmax-62. 5MHz(4)按照式(3) (4)利用FPGA内部的乘法器和加法器即可计算出多普勒频率。[0068]本实用新型的FPGA单元在Xilinx公司的XC2V3000型号FPGA上实现时最高速度和资源使用的情况如表I所示。注意表中的最高时钟频率为整个系统的频率，其前端的采样数据接收�？槿钥刹捎酶哂诟闷德实氖敝佣允萁惺辗�。表I FPGA实现后的速度和资源使用
权利要求1.一种基于FPGA的激光多普勒雷达信号处理器，包括ADC采样单元、存储单元和FPGA处理单元；其特征在于 所述的ADC采样单元由一片模数转换器ADC构成，型号为国家半导体公司的ADC12D1000，对输入的模拟信号进行模数转换，输出数字信号到FPGA处理单元；该型号ADC具有十个配置引脚PDI、PDQ、ECE、DES、TPM、NDM、FSR、CALDLY, CAL, DDRPHASE,这十个引脚都连接到FPGA，由其通过配置总线配置，将ADC配置为两通道分别采样、输出分路模式、满量程输入、上电延迟17ms校准、时钟比数据延迟半周期； 所述的存储单元由两片并行的静态存储器SRAM构成，SRAM型号为Cypress公司的CY7C1034DV33 ;该型号SRAM具有三个控制引脚CE、WE、OE，这三个引脚连接到FPGA由其通过SRAM控制信号进行控制； 所述的FPGA处理单元由一片现场可编程门阵列FPGA构成，采用Xilinx公司的Virtex-II系列，具体型号为XC2V3000 ;FPGA处理单元包括以下十个�？� ADC配置�？椋涑雠渲媒崾藕诺娇刂颇？椋涑雠渲米芟吡拥紸DC采样单元；存储接口�？椋淙胛裳萁邮漳？楹褪菔淙肽？榈氖荨⒌刂�、SRAM控制信号，输出数据、地址、SRAM控制信号到存储单元； 采样数据接收�？椋淙胛獠坎裳シ⑿藕�、ADC采样后的信号和控制�？榈母次恍藕牛涑鑫捍嫘慈胧�、地址、SRAM控制信号和采样结束信号； 数据输入�？椋淙胛刂颇？榈氖鼓芎透次恍藕�、存储接口�？榈幕捍娑脸鍪荩涑鑫刂�、SRAM控制信号、数据有效信号和串行数据； 中频陷波�？椋淙胛刂颇？榈母次恍藕拧⑹菔淙肽？榈氖萦行藕藕痛惺荩涑鑫萦行藕藕拖莶ê笫荩� 2倍降采样�？椋淙胛刂颇？榈母次恍藕�、中频陷波�？榈氖萦行藕藕拖莶ê笫荩涑鑫萦行藕藕徒挡裳笫荩� FFT�？椋淙胛刂颇？榈母次恍藕�、2倍降采样�？榈氖萦行藕藕徒挡裳笫荩涑鑫萦行藕藕推灯资荩� 脉冲累积�？椋淙胛刂颇？榈母次恍藕藕屠刍问刂菩藕�、FFT�？榈氖萦行藕藕推灯资荩涑鑫灯资荩� 峰值提取和多普勒频率计算�？椋淙胛刂颇？榈氖鼓�、复位信号和脉冲累积�？榈钠灯资荩� 控制�？椋淙胛狝DC配置�？榈呐渲媒崾藕藕筒裳萁邮漳？榈牟裳崾藕牛涑鑫次恍藕�、使能信号和累积次数控制信号； FPGA内部各�？榈牧庸叵滴狝DC配置�？橥ü渲媒崾藕帕拥娇刂颇？椋徊裳萁邮漳？橥ü裳崾藕藕透次恍藕庞肟刂颇？榱樱ü捍嫘慈胧�、地址和SRAM控制信号与存储接口�？榱樱淮娲⒔涌谀？橥ü捍娑脸鍪�、地址和SRAM控制信号与数据输入�？榱樱皇菔淙肽？橥ü鼓芎透次恍藕庞肟刂颇？榱樱ü萦行藕藕痛惺萦胫衅迪莶？榱樱恢衅迪莶？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕拖莶ê笫萦�2倍降采样�？榱樱�2倍降采样�？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕徒挡裳笫萦隖FT�？榱樱籉FT�？橥ü次恍藕庞肟刂颇？榱樱ü萦行藕藕推灯资萦肼龀謇刍？榱樱宦龀謇刍？橥ü次恍藕藕屠刍问刂菩藕庞肟刂颇？榱樱ü灯资萦敕逯堤崛『投嗥绽掌德始扑隳？榱樱环逯堤崛『投嗥绽掌德始扑隳？橥ü次缓褪鼓苄藕庞肟刂颇？榱樱� 外部模拟信号连接到ADC采样单元所含的ADC的模拟输入引脚，FPGA的I/O引脚输出的配置总线连接到ADC的各配置引脚，ADC的数字输出引脚连接到FPGA的I/O引脚，外部采样触发信号连接到FPGA的I/O引脚，FPGA的I/O引脚输出的地址和SRAM控制信号分别连接到存储单元所含的SRAM的地址引脚和各控制引脚，FPGA的I/O引脚输入和输出的数据连接到SRAM的数据引脚。
专利摘要本实用新型公开了一种基于FPGA的激光多普勒雷达信号处理器，涉及雷达信号处理领域。包括ADC采样单元、存储单元和FPGA处理单元。其中FPGA处理单元包括ADC配置�？�、存储接口�？�、采样数据接收�？�、数据输入�？椤⒅衅迪莶？椤�2倍降采样�？�、FFT�？�、脉冲累积�？椤⒎逯堤崛『投嗥绽掌德适涑瞿？�、控制�？�。上电后由FPGA配置ADC，等待外部触发信号，该信号有效后FPGA开始接收ADC采样后的数据，采样数据经由FPGA全部存入存储单元缓存，再从存储单元读入到FPGA进行处理。本实用新型充分利用了FPGA的特点，处理速度快、结构简单，克服了激光多普勒雷达用于测速时的中频干扰和数据量大等问题，有利于控制激光多普勒雷达的成本和复杂度。
文档编号G01S7/48GK202661624SQ20122030021
公开日2013年1月9日 申请日期2012年6月25日 优先权日2012年6月25日
发明者崔桂华, 舒嵘, 吴军, 凌元, 洪光烈, 程高超, 汤振华 申请人:中国科学院上海技术物理研究所
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