专利名称：测试对象的方法以及用于执行测试对象的方法的设备的制作方法
技术领域：
示例性实施例涉及一种测试对象的方法和用于执行测试对象的方法的设备。更具体地讲，示例性实施例涉及一种测试包括顺序堆叠的半导体芯片的多芯片封装的电气特性的方法、用于执行该方法的设备以及使用该设备制造半导体芯片的方法。
背景技术：
通常，可在半导体基底上执行多种半导体制作处理以形成多个半导体芯片。为了将半导体芯片设置在印刷电路板(PCB)上，可在半导体芯片上执行封装处理以形成半导体封装。此外，为了提供具有各种功能的半导体封装，可开发包括堆叠的半导体芯片的多芯片封装，所述半导体芯片可具有不同的功能。多芯片封装的电气特性可使用测试设备进行测试。测试设备可包括测试器和测试头。可在测试器中设置测试条件。这里，由于多芯片封装可包括不同的半导体芯片，因此可在测试器中设置多个测试条件。测试头可与多芯片封装的外部端子进行接触。在测试器中的测试条件可通过测试头而提供给多芯片封装。然而，由于测试条件可根据半导体芯片的特性而彼此不同，因此不同的半导体芯片不能被同时测试。因此，在使用测试器中的第一测试条件测试第一半导体芯片之后，可在测试器中设置第二测试条件。然后可使用第二测试条件测试第二半导体芯片。测试多芯片封装会需要较长时间。
发明内容
示例性实施例提供一种同时测试对象中的不同装置的方法。示例性实施例还提供一种用于执行上述方法的设备。另外的示例性实施例提供一种使用上述方法和设备制造半导体封装的方法。在一实施例中，公开一种测试对象的方法。所述方法包括通过测试器设置第一测试模式，所述第一测试模式用于测试对象中的第一装置；通过在测试器和对象之间电气连接的测试头设置第二测试模式，所述第二测试模式用于测试对象中的与第一装置不同的第二装置；通过测试头将第一测试模式应用到第一装置，并通过测试头将第二测试模式应用到第二装置，以同时测试第一装置和第二装置。在另一实施例中，公开一种用于测试对象的设备。所述设备包括用于测试对象中的第一装置的测试器。该测试器被配置为用于产生用于测试第一装置的第一算法模式，并将该第一算法模式应用到第一装置。所述设备还包括在测试器和对象之间电气连接的测试头，以测试与第一装置不同的对象的第二装置。该测试头被配置为用于产生与第一算法模式不同的第二算法模式，并用于将该第二算法模式应用到第二装置。所述测试器被配置为用于通过测试头将第一算法模式应用到第一装置。在另一实施例中，公开一种制造半导体封装的方法。所述方法包括将具有第一类型的第一芯片堆叠在具有与第一类型不同的第二类型的第二芯片上；通过第一芯片接收在测试器处产生的第一测试模式；通过第二芯片接收与第一测试模式不同的并且在连接到测试器的测试头处产生的第二测试模式；使用接收的第一测试模式来测试第一芯片，同时使用接收的第二测试模式来测试第二芯片。
通过下面参照附图的详细描述，示例性实施例将变得更加易于理解。图1至图6 表示在此描述的非限制性的示例性实施例。图1是示出根据一些示例性实施例的用于测试对象的设备的框图；图2是示出根据示例性实施例的使用图1中的设备来测试对象的方法的流程图；图3是示出根据一些示例性实施例的用于测试对象的设备的框图；图4是示出根据示例性实施例的使用图3中的设备来测试对象的方法的流程图；图5是示出根据一些示例性实施例的用于测试对象的设备的框图；以及图6是示出根据示例性实施例的制造半导体封装的方法的流程图。
具体实施例方式下面将参照附图更全面地描述各种示例性实施例，附图中示出了一些示例性实施例。然而，本发明可以以多种不同的形式来实施，不应该被理解为限于在此阐述的示例性实施例。在附图中，为了清楚，层和区域的尺寸和相对尺寸可被夸大。将理解的是，当元件或层被称作在另一元件或层“上”，或者被称作“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上或直接连接或结合到另一元件或层，或者也可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”或“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的组件。如在这里使用的，术语“和/或”包括一个或多个相关的所列项的任意组合和所有组合。将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。除非另外指示，否则这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、 层或部分区分开来。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。为了描述方便，在这里可使用空间相对术语，如“在......之下”、“在......下
方”、“下面的”、“上面的”、“在......上方”等，来描述如图中所示的一个元件或特征与其它
元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为“在”其它元件或特征“下面”或“在”其它元件或特征“下方”的元件随后将被定位为“在”其它元件或特征“上面”。因此，示例性术语“在......下面”可包括上面和下面两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。这里使用的术语仅为了描述特定示例性实施例的目的，而不意图限制本公开。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。除非另有定义，否则这里使用的所有术语(包括技术术语和科技术语)具有与本公开所属领域的一个普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不应理想地或者过于正式地解释它们的意思。以下，将参照附图详细地解释示例性实施例。图1是示出根据一些示例性实施例的用于测试对象的设备的框图。参照图1，根据这个示例性实施例的用于测试对象P的设备100可包括测试器110 和测试头120。在一些示例性实施例中，测试设备100可同时测试对象P中彼此不同的第一装置和第二装置。第一装置和第二装置可以是例如不同类型的半导体芯片。对象P可包括例如多芯片封装。在一实施例中，多芯片封装P包括第一半导体芯片D和第二半导体芯片 F。第一半导体芯片D可包括例如动态随机存取存储器(DRAM)装置。第二半导体芯片F可包括例如闪存装置。然而，可使用其他类型的半导体芯片，并且可使用多于两个的半导体芯片。测试器110可测试第一半导体芯片D的电气特性，还可测试第二半导体芯片F的电气特性。例如，半导体芯片D和F中的每个可在第一测试条件(例如，取决于诸如温度、 湿度、施加电场等变量)下被测试，半导体芯片D和F中的每个还可在第二、第三等测试条件下被测试。另外，针对每个测试条件，每个半导体芯片可具有施加到其电路的特定的测试模式(即，组或系列的信号，具有特定电压)以测试芯片。例如，针对每个测试条件，可在测试器110中设置用于测试第一半导体芯片D的电气特性的第一测试模式，可在测试器110 中设置用于测试第二半导体芯片F的第二测试模式等。测试模式可能不同，因此单独测试不同的芯片。因此，指示芯片之一失败未必指示整个封装的失败。在一些示例性实施例中，测试器110可以是包括输入和输出接口(例如，转盘，按钮，开关，屏幕，音频输出等)、测试处理器112、第一算法模式产生器114、第一确定器116和第一存储器118的测试装置。例如，测试处理器112、第一算法模式产生器114、第一确定器 116和第一存储器118中的每个可包括用于实现它们的功能的包括处理电路的�？�、逻辑元件和/或存储元件。在一实施例中，测试处理器112控制测试器110和测试头120的测试操作。因此， 从测试处理器120产生的控制信号可由测试器110使用，并被输入到测试头120。第一算法模式产生器114可从测试处理器112接收控制信号，以产生用于测试第一半导体芯片D的第一算法模式。由于第一半导体芯片D可包括DRAM装置，因此第一算法模式可具有与DRAM装置相应的波形。可通过测试头120将第一算法模式发送到第一半导体芯片D。例如，在一实施例中，测试头包括第一组电连接(即，电线、管脚等)，所述第一组电连接将测试器直接连接到包括第一半导体芯片D的对象(例如，半导体封装)而不使用
6测试头中的任何中间处理电路。第一组电连接可例如在包括第一半导体芯片D的封装的封装基底上将测试器连接到输入/输出端子。在一实施例中，那些端子可被专门用于第一半导体芯片D，在封装基底上的单独的端子可被专门用于第二半导体芯片。第一确定器116可接收并分析从应用第一算法模式的第一半导体芯片D输出的信号，以确定第一半导体芯片D是否会正常(例如，第一半导体芯片D是否在规定参数内正常运行)。因此，可在第一确定器116中接收从第一半导体芯片D输出的信号。第一存储器118可存储来自第一确定器116的信息。例如，当第一半导体芯片D 的部分可被确定为异常或功能不正常时，第一半导体芯片D中的异常部分的位置信息可被存储在第一存储器118中。第一存储器118可通信地连接到测试器110中的另外的处理电路，或者可包括允许用户或机器访问测试结果的功能(即，通过将结果显示在屏幕上、将结果存储到可被用在其他仪器中以查看结果的可移动的存储器、基于测试结果将指令发送到仪器以使机器去除不合格的芯片或封装等)。在一些示例性实施例中，可从第一算法模式产生器114产生其他算法模式以及第一算法模式。因此，可仅使用测试器110利用不同的算法模式测试各种半导体芯片。在一实施例中，为了同时测试第一半导体芯片D和第二半导体芯片F，测试头120 可测试第二半导体芯片F。例如，测试头120可电气连接到测试器110以从测试处理器112 接收控制信号。此外，测试头120可与多芯片封装P的外部端子进行电气接触。在一些示例性实施例中，第一测试模式可被应用到全部外部端子中的与第一半导体芯片D接触的第一外部端子。另外，第二测试模式可被应用到与第二半导体芯片F接触的外部端子。因此， 第一测试模式和第二测试模式可被同时应用到多芯片封装P的不同芯片，从而第一半导体芯片D和第二半导体芯片F可被同时测试。在一些示例性实施例中，测试头120可包括第二算法模式产生器124、第二确定器 126和/或第二存储器128。第二算法模式产生器124、第二确定器1 和第二存储器1 中的每个可包括用于实现自身功能的包括处理电路的�？�、逻辑元件和/或存储元件。在一实施例中，第二算法模式产生器IM可从测试处理器112接收控制信号，以产生用于测试第二半导体芯片F的第二算法模式。由于第二半导体芯片F可包括闪存装置， 因此第二算法模式可具有与闪存装置相应的波形，该波形与之前讨论的第一算法模式的波形不同。第二确定器1 可分析从可应用第二算法模式的第二半导体芯片F输出的信号， 以确定第二半导体芯片F是否会正常(例如，第二半导体芯片F是否在规定参数内正常运行)。因此，可在第二确定器126中接收从第二半导体芯片F输出的信号。第二存储器1 可存储来自第二确定器126的信息。例如，当第二半导体芯片F 的部分可被第二确定器126确定为异常时，第二半导体芯片F中的异常部分的位置信息可被存储在第二存储器1 中。尽管未示出，但是第二存储器1 可以是可移动的存储器，或者可连接到测试器110或其他仪器，从而其存储的信息可被分析、查看和/或使用。另外，当多芯片封装P还包括另外的半导体芯片(诸如第三半导体芯片)时，另外的半导体芯片还可用设备100进行测试。例如，如果第三半导体芯片与第二半导体芯片F 实质上相同，则第三半导体芯片可使用测试头120进行测试。由于测试头120可通过从测试处理器112接收控制信号而被操作，因此第三半导体芯片可在测试第一半导体芯片D和第二半导体芯片F之后进行测试。尽管在图1中单独示出了测试处理器112、第一算法模式产生器114、第一确定器 116和第一存储器118，但是它们中的一些或全部可被组合到共享�？橹�。类似地，尽管单独示出了第二算法模式产生器124、第二确定器1 和第二存储器128，但是它们中的一些或全部可被组合到共享模块中。另外，只要第一测试模式和第二测试模式可被单独产生并分析以允许同时测试不同的半导体芯片，那么一些�？�(诸如图1中示出的第二确定器126 和/或第二存储器128)可被包括在测试器110中，而不是被包括在测试头120中。图2是示出使用图1中的设备来测试对象的示例性方法的流程图。参照图1和图2，在步骤ST150中，测试处理器112将第一控制信号发送到第一算法模式产生器114。另外，测试处理器112将第二控制信号发送到第二算法模式产生器124。 在一些示例性实施例中，第一控制信号和第二控制信号可彼此同时发送。在步骤ST152中，第一算法模式产生器114根据第一控制信号产生第一算法模式。 第一算法模式可通过测试头120被输入到第一半导体芯片D。另外，在步骤ST160中，第二算法模式产生器IM根据第二控制信号产生第二算法模式。第二算法模式可被输入到第二半导体芯片F。在一些示例性实施例中，第一算法模式和第二算法模式可彼此同时分别被输入到第一半导体芯片和第二半导体芯片。在步骤ST154中，从应用第一算法模式的第一半导体芯片D中输出信号。第一确定器116可从第一半导体芯片D接收信号。第一确定器116分析来自第一半导体芯片D的信号，以确定第一半导体芯片D是否正常。另外，在步骤ST162中，从应用第二算法模式的第二半导体芯片F中输出信号。第二确定器126可从第二半导体芯片F接收信号。第二确定器1 可分析来自第二半导体芯片F的信号，以确定第二半导体芯片F是否正常。在一些示例性实施例中，确定第一半导体芯片D和第二半导体芯片F是否正常的操作可彼此同时被执行。在步骤ST156中，来自第一确定器116的第一半导体芯片D的信息被存储在第一存储器118中。另外，在步骤ST164中，来自第二确定器1 的第二半导体芯片F的信息被存储在第二存储器128中。在一实施例中，步骤ST152、STlM和ST156中的每个与各自对应的步骤ST160、 ST162和ST164同时发生。然而，这种功能不是必需的。在特定实施例中，组合的步骤ST152、 ST154和ST156中的至少一部分(而没必要全部)与组合的步骤ST160、ST162和ST164中的至少一部分(而没必要全部)重叠。因此，第一半导体芯片的测试与第二半导体芯片的测试同时发生。在一实施例中，在第二半导体芯片F被测试之后，在步骤ST166中，测试处理器112 可将第三控制信号发送到第二算法模式产生器124。第三控制信号可以是与之前施加到第二算法模式产生器124的第二控制信号相同的控制信号。例如，如果存在与第二半导体芯片F相同类型的两个或多个芯片，则顺序的控制信号(S卩，第三控制信号)可被发送到测试头120，以指导测试头120测试另外的芯片。在步骤ST168中，第二算法模式产生器IM根据第三控制信号产生第三算法模式。 第三算法模式可与由第二算法模式产生器1 之前产生的第二算法模式相同。第三算法模式可被输入到第三半导体芯片。在步骤ST170中，从应用第三算法模式的第三半导体芯片中输出信号。第二确定器1 从第三半导体芯片接收信号。第二确定器1 可分析来自第三半导体芯片的信号， 以确定第三半导体芯片是否正常。另外，在步骤ST172中，来自第二确定器1 的第三半导体芯片的信息可被存储在第二存储器128中。尽管未在上面的示例中描述，但是在一实施例中，存储在第二存储器128中的信息被发送到测试器110或被发送到另一装置或仪器，从而所述信息可被分析、查看和/或用在下一步处理中。根据此示例性实施例，多芯片封装中的第一半导体芯片可使用测试器进行测试， 多芯片封装中的第二半导体芯片可使用测试头进行测试。因此，第一半导体芯片和第二半导体芯片可被同时测试而无需改变测试器(例如，无需改编测试器以产生第二算法模式)， 从而可显著减少测试多芯片封装的时间。上述实施例可被用于使用两个不同测试模式而更加方便地及更加快速地测试封装中的两个不同的芯片。例如，在相同的测试条件(例如，相同的温度和湿度)下，可同时测试两个芯片，而不是首先测试一芯片，其次顺序测试第二芯片。图3是示出根据一些示例性实施例的用于测试对象的设备的框图。参照图3，根据这个示例性实施例的用于测试对象P的设备200可包括测试器210 和测试头220。在一些示例性实施例中，对象P可包括具有彼此不同的第一半导体芯片D和第二半导体芯片F的多芯片封装。测试器210可测试第一半导体芯片D的电气特性。因此，可在测试器210中设置用于测试第一半导体芯片D的电气特性的第一测试模式。在一些示例性实施例中，测试器210可包括第一测试处理器212、第一算法模式产生器214、第一确定器216和第一存储器218。第一测试处理器212可控制测试器210的测试操作。因此，从第一测试处理器212 产生的第一控制信号可被输入到第一算法模式产生器214。在一些示例性实施例中，第一算法模式产生器214、第一确定器216和第一存储器 218可分别与第一算法模式产生器114、第一确定器116和第一存储器118实质上相同。因此，为了简洁，在此可省略关于第一算法模式产生器214、第一确定器216和第一存储器218 的任何进一步说明。在一些示例性实施例中，测试头220可不与第一测试处理器212电气连接。因此， 来自第一测试处理器212的第一控制信号可不被发送到测试头220。测试头220可与多芯片封装P的外部端子进行电气接触。在一些示例性实施例中，测试头220可包括第二测试处理器222、第二算法模式产生器224、第二确定器2 和第二存储器228。第二测试处理器222可控制测试头220的测试操作。因此，从第二测试处理器222 产生的第二控制信号可被输入到第二算法模式产生器224。在一些示例性实施例中，第二算法模式产生器224、第二确定器2 和第二存储器 228可分别与第二算法模式产生器124、第二确定器1 和第二存储器1 实质上相同。因此，为了简洁，在此可省略关于第二算法模式产生器224、第二确定器2 和第二存储器2 的任何进一步说明。在一些示例性实施例中，测试头220可包括第二测试处理器222。因此，测试头220 可控制与测试器210中的第一测试处理器212的操作独立的第二半导体芯片F的测试。因此，在测试器210完成第一半导体芯片D的测试之前，与第二半导体芯片F实质上相同的第三半导体芯片可使用从第二测试处理器222单独接收的来自测试头220的控制信号被测试。从而，可同时测试第一半导体芯片D和第三半导体芯片。尽管未示出，但是测试头电路的部分(例如，存储器)可连接到测试器210，从而测试器210可呈现半导体芯片D和F两者的结果分析。可选地，测试头可包括可移动的存储器(该可移动的存储器可被插入到外部系统以发送将被分析的第二半导体芯片的测试信息)，可包括用于指示哪个芯片不合格以及哪个正常运行的输出接口，或者可连接到执行进一步处理(诸如控制哪个芯片或封装作为不合格的芯片或封装而被去除)的自动化的仪图4是示出使用图3中的设备来测试对象的方法的示例流程图。参照图3和图4，在步骤ST250中，第一测试处理器212将第一控制信号发送到第一算法模式产生器214。另外，在步骤ST260中，第二测试处理器222将第二控制信号发送到第二算法模式产生器224。在一些示例性实施例中，第一控制信号和第二控制信号可彼此同时发送。在步骤ST252中，第一算法模式产生器214根据第一控制信号产生第一算法模式。 第一算法模式可通过测试头220被输入到第一半导体芯片D。另外，在步骤ST262中，第二算法模式产生器2M根据第二控制信号产生第二算法模式。第二算法模式可被输入到第二半导体芯片F。在一些示例性实施例中，第一算法模式和第二算法可彼此同时输入。在步骤ST254中，从应用第一算法模式的第一半导体芯片D中输出信号。第一确定器216从第一半导体芯片D接收信号。第一确定器216可分析来自第一半导体芯片D的信号，以确定第一半导体芯片D是否正常。另外，在步骤SI^64中，从应用第二算法模式的第二半导体芯片F中输出信号。第二确定器2 从第二半导体芯片F接收信号。第二确定器1 可分析来自第二半导体芯片 F的信号，以确定第二半导体芯片F是否正常。在一些示例性实施例中，确定第一半导体芯片D和第二半导体芯片F是否正常的操作可彼此同时被执行。在步骤ST256中，来自第一确定器216的第一半导体芯片D的信息被存储在第一存储器218中。另外，在步骤SD66中，来自第二确定器2 的第二半导体芯片F的信息被存储在第二存储器228中。在完成第一半导体芯片D的测试之前，在步骤ST268中，第二测试处理器222可将第二控制信号发送到第二算法模式产生器224。在步骤ST270中，第二算法模式产生器2M可根据第二控制信号产生第二算法模式。第二算法模式可被输入到第三半导体芯片。在步骤ST272中，从可应用第二算法模式的第三半导体芯片中输出信号。第二确定器2 可从第三半导体芯片接收信号。第二确定器2 可分析来自第三半导体芯片的信号，以确定第三半导体芯片是否正常。因此，根据在此描述的实施例，在单个封装或对象中的不同组的半导体芯片可被同时测试，同时，在所述组内的各个芯片被顺序测试。另外，不同的组可被同时测试，并且，每个组内的特定芯片还被同时测试。例如，包括第一类型的第一芯片(例如，DRAM芯片)和第二类型的多个相同结构的第二芯片(例如，闪存芯片)的封装可同时测试第一芯片和全部的第二芯片。在步骤ST274中，来自第二确定器226的第三半导体芯片的信息可被存储在第二存储器228中。根据此示例性实施例，测试头可包括第二测试处理器。因此，可在测试第一半导体芯片期间测试第三半导体芯片。因此，测试与第二半导体芯片实质上相同的第三半导体芯片的等待时间会是不必要的，从而可更加减少测试多芯片封装的时间。在一些示例性实施例中，对象可包括多芯片封装。可选地，包括不同装置的其他对象(例如，包括多个芯片或封装的半导体�？�)可使用示例性实施例的设备进行测试。根据一些示例性实施例，可使用测试器来测试对象中的第一装置。可全部或部分使用测试头来测试对象中的第二装置。因此，彼此不同的第一装置和第二装置可被同时测试而无需改变测试器中的测试条件，从而可显著减少测试对象的时间。图5是示出根据一些示例性实施例的用于测试对象的设备500的示图。如图5中所示，设备500包括测试器510和测试头520。测试器510和测试头520可以是彼此分开放置的单独的装置，在一实施例中，通过电线进行连接。测试器510可包括测试仪器，测试仪器包括公知组件，测试头520可包括公知的测试头组件。例如，测试头520可包括连接到探头(未示出)的一组电线530，以形成直接将测试器510电气连接到被测试的对象550的一组电连接。另外，测试头520可包括诸如一组电线53 和532b的另外的电连接以及探头 (未示出)，通过电路540间接地将测试器510电气连接到被测试的对象550。电路540可包括例如用于允许测试头520执行测试程序中的至少一部分的各种逻辑元件、处理和/或存储电路，从而测试器510和测试头520可以以诸如上面实施例中描述的方式来同时执行对象550的两个不同装置(例如，半导体芯片)的测试。尽管图5中示出了特定元件，但是这些元件仅是示例性的，而不必用于实现上述设备和方法。例如，电线53 (可包括一个或多个电线)可在特定实施例中被省略，对象550 中描述的装置不必以示出的方式进行排列，并且可包括例如诸如上述的一个或多个半导体封装。另外，尽管测试头520被描述为固定的，但是在对象550被示出为可移动的时，测试头520还可以是可移动的，并且可例如使用灵活的电线或其他可调连接机制而连接到测试
ο图6是示出根据示例性实施例的制造半导体封装的方法600的流程图。在步骤610 中，在第二芯片上堆叠第一芯片。例如，所述两个芯片可以是半导体封装中的一部分。第一芯片可具有第一类型，第二芯片可具有与第一类型不同的第二类型。例如，第一芯片可以是 DRAM芯片，第二芯片可以是闪存芯片。然而，所述芯片不必是存储器芯片，所述芯片中的一个或多个可以是例如逻辑芯片或包括逻辑功能。在一实施例中，所述芯片还可被堆叠在封装基底上以形成封装。在步骤620中，第一芯片接收测试器处产生的第一测试模式。测试模式可以是例如测试器处产生的第一算法模式。在步骤630中，第二芯片接收与第一测试模式不同的在连接到测试器的测试头处产生的第二测试模式。例如，第二测试模式可以是测试头处产生的第二算法模式。在一实施例中，可同时发生步骤620和630。在步骤640中，使用接收的第一测试模式来测试第一芯片，同时，使用接收的第二测试模式来测试第二芯片。例如，第一芯片和第二芯片的测试步骤中的至少一部分可重叠并同时发生，或者实质上全部的第一芯片和第二芯片的测试步骤可重叠并同时发生。在步骤650中，基于第一芯片的测试和第二芯片的测试，确定第一芯片和第二芯片中的至少一个是否正常运行。随后，可基于该确定在测试的芯片上执行进一步的处理 (例如，去除作为不合格芯片的芯片)(未示出)。上面的描述是示例性实施例的例证，不应被解释为限制示例性实施例。虽然已经描述了一些示例性实施例，但是本领域的技术人员应该易于理解在本质上不脱离本公开的新型教导和优点的情况下，在示例性实施例中进行多种修改是可行的。因此，意图是将所有的这种修改包括在权利要求所限定的本发明的范围内。在权利要求中，装置加功能的条款意在覆盖这里被描述为执行提到的功能的结构，不仅包括结构上的等同物，也包括等同结构。因此，应该理解，上面的描述是各种示例性实施例的例证，不应被解释为限制所公开的特定示例性实施例，并且意图是将对所公开的示例性实施例以及其它示例性实施例的修改包括在权利要求的范围内。
权利要求
1.一种测试对象的方法，所述方法包括通过测试器设置第一测试模式，所述第一测试模式用于测试对象中的第一装置；通过在测试器和对象之间电气连接的测试头设置第二测试模式，所述第二测试模式用于测试对象中的与第一装置不同的第二装置；以及通过测试头将第一测试模式应用到第一装置，并通过测试头将第二测试模式应用到第二装置，以同时测试第一装置和第二装置。
2.如权利要求1所述的方法，其中，通过测试器设置第一测试模式的步骤包括产生与第一装置相应的第一算法模式，通过测试头设置第二测试模式的步骤包括产生与第二装置相应的第二算法模式，第二算法模式与第一算法模式不同。
3.如权利要求1所述的方法，其中，同时测试第一装置和第二装置的步骤包括分析从第一装置和第二装置输出的信号，以确定第一装置和第二装置是否正常运行。
4.如权利要求1所述的方法，其中，所述第一装置包括第一半导体芯片，所述第二装置包括第二半导体芯片，所述对象包括具有顺序堆叠的第一半导体芯片和第二半导体芯片的多芯片封装。
5.如权利要求4所述的方法，其中，所述第一装置包括第一类型的存储器芯片，所述第二装置还包括第二类型的存储器芯片，第一类型与第二类型不同。
6.如权利要求5所述的方法，其中，第一类型的存储器芯片是DRAM芯片，第二类型的存储器芯片是闪存芯片。
7.如权利要求5所述的方法，其中，所述多芯片封装还包括第三装置，第三装置包括具有第二类型的存储器芯片，还包括在测试第二装置之后，通过将第二算法模式施加到第三装置来测试第三装置。
8.一种用于测试对象的设备，所述设备包括用于测试对象中的第一装置的测试器，所述测试器被配置为用于产生用于测试第一装置的第一算法模式，并将该第一算法模式应用到第一装置；以及在测试器和对象之间电气连接的测试头，以测试与第一装置不同的对象的第二装置， 所述测试头被配置为用于产生与第一算法模式不同的第二算法模式，并用于将该第二算法模式应用到第二装置，其中，所述测试器被配置为用于通过测试头将第一算法模式应用到第一装置。
9.如权利要求8所述的设备，其中所述设备被配置为用于将第一算法模式应用到第一装置，同时将第二算法模式应用到第二装置。
10.如权利要求9所述的设备，其中所述对象是多芯片封装，所述第一装置是具有第一类型的第一芯片，所述第二装置是具有与第一类型不同的第二类型的第二装置，其中，所述设备被配置为用于使用第一算法模式测试第一芯片，同时使用第二算法模式测试第二芯片。
11.如权利要求10所述的设备，其中所述多芯片封装包括封装基底，其中所述设备被配置为用于通过封装基底将第一算法模式应用到第一芯片并将第二算法模式应用到第二芯片。
12.如权利要求8所述的设备，其中，所述测试器包括用于控制第一装置和第二装置的测试操作的测试处理器。
13.如权利要求12所述的设备，其中，所述测试器被配置为用于基于来自测试处理器的控制信号产生第一算法模式，所述测试头被配置为用于基于来自测试处理器的控制信号产生第二算法模式。
14.如权利要求8所述的设备，其中，所述测试器包括用于控制第一装置的测试操作的第一测试处理器，所述测试头包括用于控制第二装置的测试操作的第二测试处理器。
15.如权利要求8所述的设备，其中所述测试头包括第一组电连接，将测试器直接连接到对象，而未使用任何处理电路；以及所述测试头包括第二组电连接，通过产生第二算法模式的处理电路将测试器连接到对象。
16.一种制造半导体封装的方法，所述方法包括将具有第一类型的第一芯片堆叠在具有与第一类型不同的第二类型的第二芯片上； 通过第一芯片接收在测试器处产生的第一测试模式；通过第二芯片接收与第一测试模式不同的并且在连接到测试器的测试头处产生的第二测试模式；以及使用接收的第一测试模式来测试第一芯片，同时使用接收的第二测试模式来测试第二芯片。
17.如权利要求16所述的方法，还包括基于第一芯片的测试和第二芯片的测试，确定第一芯片和第二芯片中的至少一个在正常运行。
18.如权利要求16所述的方法，其中所述第一芯片是具有第一类型的半导体存储器芯片；以及所述第二芯片是具有与第一类型不同的第二类型的半导体存储器芯片。
19.如权利要求16所述的方法，还包括 在封装基底上堆叠第一芯片和第二芯片；通过封装基底在第一芯片处接收第一测试模式；以及通过封装基底在第二芯片处接收第二测试模式。
20.如权利要求16所述的方法，还包括在第一芯片处通过测试头处的第一组电连接接收第一测试模式，第一组电连接将测试器直接连接到半导体封装而不使用任何处理电路；以及在第二芯片处通过测试头处的第二组电连接接收第二测试模式，第二组电连接通过产生第二测试模式的处理电路将测试器连接到半导体封装。
全文摘要
提供一种测试对象的方法以及用于执行测试对象的方法的设备。在测试对象的方法中，可在测试器中设置用于测试对象中的第一装置的第一测试模式。可在测试器和对象之间电气连接的测试头中设置用于测试对象中的第二装置的第二测试模式。第一测试模式可通过测试头被提供给第一装置，第二测试模式可通过测试头被提供给第二装置，以同时测试第一装置和第二装置。因此，彼此不同的第一装置和第二装置可被同时测试而不改变测试器中的测试条件，从而可减少测试对象的时间。
文档编号G01R31/00GK102565576SQ201110416659
公开日2012年7月11日 申请日期2011年12月14日 优先权日2010年12月14日
发明者宋基在, 李成洙 申请人:三星电子株式会社
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
