专利名称：测试系统的制作方法
技术领域：
本发明涉及一种测试系统，特别涉及一种利用低频测试仪器测试高频装置的测试系统。
背景技术：
半导体集成电路产业已快速成长一段时间。随着IC材料与设计的进步，每一代的 IC均比前一代的IC更小更复杂。为了提高集成电路的效率，近年来集成电路的操作频率愈来愈高。为了确保集成电路能够正常运作，通常会利用测试机台测试集成电路。测试机台提供测试信号给集成电路。集成电路根据所接收到的测试信号，产生测试结果。测试机台根据集成电路所产生的测试结果，判断集成电路是否正常。如果集成电路的操作频率为高频时，则测试机台需根据集成电路的操作频率，提供测试信号。然而，高频测试机台的成本相当昂贵。
发明内容
本发明提供一种待测装置，耦接测试机台。测试机台产生至少两个测试向量，并接收测试结果。本发明的待测装置包括组合逻辑电路以及主体电路。组合逻辑电路包括第一储存�？橐约暗诙⒋婺？�。第一储存�？楦莸谝徊僮魇甭觯⒋娌馐韵蛄俊５诙⒋婺？楦莸诙僮魇甭觯⒋嬷辽倭礁鍪涑鱿蛄浚⒏莸诙僮魇甭觯涑鍪涑鱿蛄俊５诙僮魇甭龅钠德蚀笥诘谝徊僮魇甭龅钠德�。当测试向量均储存于第一储存�？橹惺保� 第一储存�？榻⒋娴牟馐韵蛄孔魑涑鱿蛄浚⒔涑鱿蛄渴涑鲋恋诙⒋婺？�。主体电路根据第二储存�？樗涑龅氖涑鱿蛄浚馐越峁�。测试机台根据测试结果，得知主体电路是否正常。本发明另提供一种测试系统包括测试机台以及待测装置。测试机台根据第一操作时脉，输出至少两个测试向量。待测装置接收测试向量，用以产生测试结果，并包括组合逻辑电路以及主体电路。组合逻辑电路包括第一储存模块以及第二储存�？�。第一储存�？楦莸谝徊僮魇甭觯⒋娌馐韵蛄�。第二储存�？楦莸诙僮魇甭觯⒋嬷辽倭礁鍪涑鱿蛄浚⒏莸诙僮魇甭觯涑鍪涑鱿蛄�。第二操作时脉的频率大于第一操作时脉的频率。 当测试向量均储存于第一储存�？橹惺保谝淮⒋婺？榻⒋娴牟馐韵蛄孔魑涑鱿蛄浚⒔涑鱿蛄渴涑鲋恋诙⒋婺？椤Ｖ魈宓缏犯莸诙⒋婺？樗涑龅氖涑鱿蛄浚馐越峁�。测试机台根据测试结果，得知主体电路是否正常。为让本发明的特征和优点能更明显易懂，下文特举出优选实施例，并结合附图，作详细说明如下
图1为本发明的测试系统的示意图2为本发明的组合逻辑电路的可能实施例；图3A 3C为本发明的组合逻辑电路的可能实施例；图4为本发明的组合逻辑电路的另一可能实施例；以及图5为主体电路的可能实施例。附图标记说明100 测试系统；110 测试机台；130 待测装置；131:组合逻辑电路；133:主体电路；210、230、310A 310C、330A 330C、410、430 储存�？椋�251、253 多任务器;FFl FF64、FFR1 FFI n、FFL1 FFLn 正反器；250、350A、350B、350C 切换模块；370A、370B、370C 重置�？椋�390A、390B、390C 计数�？椋�450:重置/加载�？椋�470 闩锁�？椋籖CV 接收�？椋�510 记忆胞数组；530 存取�？�。
具体实施例方式在此使用的术语仅为用以描述特定实施例而非用以限制本发明。因此，单数名词 「一个」与「该」亦包含复数型态，除非文字明确地另作表示。此外，当说明书中使用「包含」 时，系仅指出所述的特征、整数、步骤、操作、组件、及/或组成，而非用以排除或加入一个或多个其它特征、整数、步骤、操作、组件、及/或其群组。除非另作定义，在此所有词汇(包含技术与科学词汇)均属本领域技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。图1为本发明的测试系统的示意图。如图所示，测试系统100包括测试机台110以及待测装置130。在本实施例中，测试机台110的操作频率小于待测装置130的操作频率。 在可能实施例中，测试机台110的操作频率为MHz级，而待测装置130操作频率为GHz级， 但并非用以限制本发明。在可能实施例中，测试机台110为自动测试设备(automatic test equipment ； ATE)。测试机台110根据第一操作时脉，输出至少两个测试向量(如Tfi TFn_)。待测装置 130耦接测试机台110，用以接收测试向量Tfi TFn，并根据测试向量Tfi TFn，产生测试结果Tr。在本实施例中，待测装置130包括组合逻辑电路(combinatorial logiccircuit) 131以及主体电路133。组合逻辑电路131根据第一操作时脉，接收测试向量Tfi TFn，再将所接收到的测试向量Tfi TFn作为多个输出向量Im Τ_。组合逻辑电路131根据第二操作时脉，将输出向量Tm Τ_输出。在本实施例中，第二操作时脉的频率大于第一操作时脉的频率。主体电路133根据第二操作时脉，接收组合逻辑电路131所输出的输出向量Im Τ_，并根据输出向量Toti Τ_，产生测试结果Τκ。在本实施例中，主体电路133根据输出向量Tm Τ_，执行特定动作。本发明并不限定特定动作的种类。在本实施例中，主体电路133所执行的特定动作与待测装置130有关。举例而言，若待测装置130为储存装置(如内存)时，则主体电路133所执行的特定动作与数据的存取有关。若待测装置130为处理装置(如微处理器)时，则主体电路133所执行的特定动作与信号的处理有关，如模拟信号处理，或是数字信号处理。在执行完该特定动作时，主体电路133产生测试结果Τκ，并将测试结果1提供给测试机台110。测试机台110根据测试结果Τκ，判断主体电路133是否正常。在本实施例中， 主体电路133根据第二操作时脉，执行特定动作，而测试机台110根据第一操作时脉，提供测试向量Tfi TFn，其中第一操作时脉的频率小于第二操作时脉的频率。图2为本发明的组合逻辑电路的可能实施例。如图所示，组合逻辑电路131包括储存�？�210以及230。储存�？�210根据操作时脉CLK，储存测试向量Tfi TFn。在可能实施例中，操作时脉CLK的频率与测试机台110的操作频率相同。储存�？�230根据操作时脉dCLK，储存至少两个输出向量Tqfi TQFn，并根据操作时脉dCLK，输出所储存的输出向量Tqfi TWn。本发明并不限定操作时脉CLK与dCLK的来源。在可能实施例中，操作时脉CLK由测试机台110所提供，或由第一频率产生器(如锁相回路PLL，未示出)所产生。该第一频率产生器可能整合于待测装置130之中。另外，操作时脉dCLK可由第二频率产生器(未示出)所产生。在可能实施例中，第二频率产生器亦可整合在待测装置130之中。操作时脉dCLK的频率大于操作时脉CLK的频率。在可能实施例中，操作时脉dCLK 的频率与操作时脉CLK的频率之间具有倍数关系。在本实施例中，当储存于储存�？�210的测试向量的数量达预设数量时，储存模块210将所储存的测试向量输出至储存�？�230。储存�？�230储存所接收到的测试向量， 其中储存�？�230所储存的测试向量称为输出向量。储存�？�230根据操作时脉dCLK，将所储存的输出向量输出至主体电路133。主体电路133根据输出向量以及操作时脉dCLK， 产生测试结果Τκ。在一般的测试系统中，若待测装置的操作频率为GHz级时，则外部的测试机台的操作频率也必须为GHz级，才能准确地测试主体电路133。若外部的测试机台的操作频率小于待测装置的操作频率时，则无法准确地测试待测装置，并且外部的测试机台也无法接收到正确的测试信号。然而，在本实施例中，测试机台110的操作频率可小于待测装置130的操作频率。 本发明并不限定测试机台110的操作频率需等于待测装置130的操作频率。在本实施例中，测试机台110的操作频率为MHz级(如200MHz)，而待测装置130的操作频率为GHz级 (如1. 6GHz)。测试机台110根据操作时脉(如200MHz)，提供测试向量Tfi Tto。储存�？�210根据测试机台110的操作频率(如200MHz)，依序地接收并储存测试向量Tfi TFn。储存�？�230根据待测装置130的操作时脉(如1. 6GHz)，接收并储存储存�？�210所输出的输出向量Tm Τ_，其中储存在储存�？�210的测试向量会同时输出并储存至储存�？� 230。储存在储存模块230的测试向量称为输出向量。储存�？�230根据待测装置130的操作时脉(如1. 6GHz)，将所储存的输出向量Im (也就是测试向量Tfi TFn)输出至主体电路133。由于主体电路133根据待测装置130的操作时脉(如1. 6GHz)接收输出向量Tm Τ_，因此，主体电路133可提供准确的测试结果Tk给测试机台110。如图2所示，组合逻辑电路131还包括切换�？�250，用以适时地将储存�？�210 所储存的测试向量，传送至储存�？�230。本发明并不限定切换�？�250的电路架构。在其它实施例中，只要能适时地将储存模块210所储存的测试向量加载至储存�？�230之中，均可作为切换�？�250。在本实施例中，切换�？�250包括多任务器251及253。当加载信号&被使能时， 多任务器251及253便将储存模块210所储存的测试向量，传送至储存�？�230。相反地， 当加载信号&未被使能时，多任务器251及253便传送空白信号NOP (No Operation)给储存�？�230。在本实施例中，储存模块210及230各自具有至少两个缓存器。本发明并不限定缓存器的数量及种类。在可能实施例中，缓存器可由D型正反器所构成。为方便说明，图2 仅示出正反器FFl FF4，但非用以限制本发明。在第一期间，正反器FFl储存测试向量Tfi IVn中的第一测试向量(如Tfi)。此时，正反器FF2尚未储存测试向量。接着，在第二期间，正反器FFl所储存的第一测试向量Tfi被输出至正反器FF2。因此，正反器FF2储存第一测试向量Tfi。此时，正反器FFl储存测试向量Tfi Tto中的第二测试向量(如TF2)。接着，在第三期间，由于正反器FFl及FF2均储存测试向量，故正反器FFl所储存的第二测试向量Tf2以及正反器FF2所储存的第二测试向量Tfi会同时被传送至正反器FF3 及FF4之中。在本实施例中，正反器FF2将所储存的测试向量Tfi作为第一输出向量(如 TofiJ，并传送至正反器FF3。此外，正反器FFl将所储存的第二测试向量Tf2作为第二输出向量(如Tqf2)，并传送至正反器FF4。接着，在第四期间，储存�？�230根据操作时脉dCLK，依序输出第一输出向量 T0F1_以及第二输出向量Tw2给主体电路133。在本实施例中，操作时脉dCLK的频率等于主体电路133的操作频率。接着，在第五期间，正反器FFl储存测试向量Tfi TFn中的第三测试向量(如TF3)。 此时，正反器FF2尚未储存测试向量。接着，在第六期间，正反器FFl所储存的第三测试向量Tf3被输出至正反器FF2。因此，正反器FF2储存第三测试向量TF3。此时，正反器FFl储存测试向量Tfi Tto中的第四测试向量(如Tf4)。接着，在第七期间，正反器FF2将所储存的第三测试向量Tf3作为第三输出向量 (如Tqf3)，并将第三输出向量Tqf3传送至正反器FF3。此外，正反器FFl将所储存的第四测试向量Tf4作为第四输出向量(如Tqf4)，并将第四输出向量Tqf4传送至正反器FF3。其余依此类推。
在本实施例中，正反器FFl FF4均为正缘触发正反器，但并非用以限制本发明。 在可能实施例中，正反器FFl FF4均为负缘触发正反器。在其它实施例中，正反器FFl及FF4为正缘触发正反器，而正反器FF2及FF3为负缘触发正反器。在此例中，正反器FFl及FF2所接收到的操作时脉的频率相同，但相位相反。 同样地，正反器FF3及FF4所接收到的操作时脉的频率相同，但相位相反。图3A为本发明的组合逻辑电路的另一可能实施例。在本实施例中，组合逻辑电路 131包括，储存�？�310A、330A、切换�？�350A、重置�？�370A以及计数�？�390A。在本实施例中，储存�？�3IOA具有正反器FFl FF32，而储存�？�330A具有正反器FF33 FF64，但并非用以限制本发明。储存�？�310A的正反器FFl FF32彼此串联在一起。同样地，储存�？�330A的正反器FF33 FF64彼此串联在一起。储存�？�310A根据操作时脉CLK，依序接收测试机台110所提供的起始向量Tst以及测试向量Tfi TFn。在本实施例中，当操作时脉CLK具有第一上升边缘时，正反器FFl便可储存起始向量TST。当操作时脉CLK具有第二上升边缘时，正反器FFl将本身所储存的起始向量Tst输出至正反器FF2，并改储存测试向量TF1。此时，正反器FF2储存起始向量TST。然后，当操作时脉CLK具有第三上升边缘时，正反器FFl将测试向量Tfi载入至正反器FF2，并改储存测试向量TF2。此时，正反器FF2将原本所储存的测试向量Tfi载入至正反器FF3，并改储存测试向量Tf2。此时，正反器FF3储存起始向量Tst。当操作时脉CLK具有第三十三个上升边缘时，正反器FFl FF32分别储存测试向量Tf32 Tfi，并且重置�？�370A接收到起始向量Tst。在本实施例中，当重置�？�370A接收到起始向量Tst时，表示正反器FFl FF32已储存测试向量Tf32 Tfi，因此，重置�？�370A 产生重置信号&。在本实施例中，重置�？�370产生重置信号&，用以触发切换�？�350A，使得储存在正反器FFl FF32的测试向量Tf32 Tfi可同时被传送并储存至正反器FF64 FF33之中。此时，计数�？�390A被重置信号&所重置，并开始计数。当计数模块390A计数到默认值时，便产生加载信号&，用以再次触发切换模块350A，使得切换�？�350A再次将储存在储存�？�310A的测试向量(如Tf64 TF33)，传送并储存至储存�？�330A。本发明并不限定重置模块370A的种类。在可能实施例中，重置�？�370A为译码器，用以判断是否接收到起始向量Tst。另外，在一实施例中，当重置信号&或加载信号&被产生时，切换�？�350A便将储存模块310A所储存的测试向量，传送至储存�？�330A。图:3B为组合逻辑电路的另一可能实施例。图:3B与图3A相似，不同之处在于，图 3B的重置�？�370B设置在正反器FFl之前。在此实施例中，当重置模块370B接收到起始向量Tst时，计数�？�390B便开始计数。当计数�？�390B计数到第一默认值时，便产生触发信号&，用以触发切换模块 350B。切换模块350B将储存�？�310B所储存的测试向量，传送至储存�？�330B。在本实施例中，第一默认值与所储存的测试向量的数量有关。当储存�？�310B所储存的测试向量全被传送至储存模块330B后，计数�？�390B 会被重置，用以重新计数。当计数�？�390B再次计数到第一默认值时，则储存�？�310B所储存的测试向量将再次被传送至储存�？�330B。图3C为组合逻辑电路的另一可能实施例。图3C与图3A相似，不同之处在于，图3C的重置�？�370C设置在正反器FFl与FF32之间。在本实施例中，当重置�？�370C接收到起始向量Tst时，便产生重置信号&给计数�？�390C，用以重置计数�？�390C，使得计数�？�390C开始计数。当计数�？�390C计数到第二默认值时，便产生触发信号&，用以触发切换�？�350C，使得切换�？�350C将储存�？�310C所储存的测试向量，传送至储存�？� 330C。在本实施例中，第二默认值小于第一默认值，并且第二默认值与重置�？�370C的设置位置有关。图4为本发明的组合逻辑电路的另一可能实施例。如图所示，组合逻辑电路131 包括，储存�？�410、430、重置/加载�？�450、闩锁�？�470以及接收模块RCV。接收�？� RCV接收测试向量Tfi Tto。在本实施例中，接收�？镽CV转换测试向量Tfi TFn的位准，并输出转换后的结果。闩锁模块470闩锁接收�？镽CV的输出信号，并将闩锁后的结果输出至储存�？�410。 在其它实施例中，可省略接收�？镽CV及闩锁�？�470。当储存�？�410所储存的测试向量的数量达预设数量时，重置/加载�？�450使能加载信号&，使得储存�？�410所储存的测试向量被传送至储存�？�430。在本实施例中，重置/加载�？�450整合图3A的重置�？�370A与计数�？�390A。如图4所示，正反器FFIi1 FFIin均具有切换器SW。当加载信号&被使能时，正反器FFR1 FFIin储存正反器FFL1 FFLn所输出的测试向量，然后再根据操作时脉dCLK，将所储存的测试向量传送至主体电路。操作时脉dCLK的频率大于储存�？�410所接收到的操作时脉CLK的频率。图5为主体电路的可能实施例。在本实施例中，主体电路包括记忆胞数组510以及存取�？�530，但并非用以限制本发明。记忆胞数组510具有多个记忆胞。存取�？�530 根据输出向量Tm-Ttffn，对记忆胞数组510进行存取动作，其中存取动作所产生的存取结果作为测试结果Τκ。外部测试仪器(如测试机台110)便可根据测试向量Tfi TFn与测试结果Tk，得知主体电路是否正常运作。虽然本发明已以优选实施例公开如上，然而其并非用以限制本发明，任何本技术领域技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应以后附的权利要求所限定的为准。
权利要求
1.一种测试系统，包括测试机台，根据第一操作时脉，输出至少两个测试向量；以及待测装置，接收测试向量，用以产生测试结果，并包括组合逻辑电路，包括第一储存�？椋莸谝徊僮魇甭觯⒋娌馐韵蛄浚灰约暗诙⒋婺？椋莸诙僮魇甭觯⒋嬷辽倭礁鍪涑鱿蛄浚⒏菟龅诙僮魇甭觯涑鍪涑鱿蛄浚龅诙僮魇甭龅钠德蚀笥谒龅谝徊僮魇甭龅钠德剩黄涮卣髟谟冢辈馐韵蛄烤⒋嬗谒龅谝淮⒋婺？橹惺保龅谝淮⒋婺？榻⒋娴牟馐韵蛄孔魑涑鱿蛄浚⒔涑鱿蛄渴涑鲋了龅诙⒋婺？椋灰约爸魈宓缏罚菟龅诙⒋婺？樗涑龅氖涑鱿蛄浚霾馐越峁霾馐曰ǜ菟霾馐越峁弥鲋魈宓缏肥欠裾�。
2.根据权利要求1所述的测试系统，其特征在于，测试向量依序被储存至所述第一储存�？椋涑鱿蛄客北凰龅诙⒋婺？樗⒋�。
3.根据权利要求1所述的测试系统，其特征在于，所述第一储存�？榘ㄖ辽倭礁稣雌鳎辉诘谝黄诩洌雌髦械牡谝徽雌鞔⒋娌馐韵蛄恐械牡谝徊馐韵蛄浚辉诘诙诩洌龅谝徽雌魉⒋娴乃龅谝徊馐韵蛄勘淮椭琳雌髦械牡诙雌鳎⑶宜龅谝徽雌鞔⒋娌馐韵蛄恐械牡诙馐韵蛄�。
4.根据权利要求3所述的测试系统，其特征在于，所述第二储存�？榘ㄖ辽倭礁稣雌鳎辉诘谌诩洌龅诙雌鹘⒋娴乃龅谝徊馐韵蛄孔魑涑鱿蛄恐械牡谝皇涑鱿蛄浚⑶宜龅谝皇涑鱿蛄勘淮筒⒋⒋嬷了龅诙⒋婺？榈恼雌髦械牡谌雌鳎龅谝徽雌鹘⒋娴乃龅诙馐韵蛄孔魑涑鱿蛄恐械牡诙涑鱿蛄浚⑶宜龅诙涑鱿蛄勘淮筒⒋⒋嬷了龅诙⒋婺？榈恼雌髦械牡谒恼雌�。
5.根据权利要求4所述的测试系统，其特征在于，第一至第四正反器均为正缘触发正反器。
6.根据权利要求4所述的测试系统，其特征在于，第一至第四正反器均为负缘触发正反器。
7.根据权利要求4所述的测试系统，其特征在于，第一及第四正反器均为正缘触发正反器，第二及第三正反器均为负缘触发正反器。
8.根据权利要求1所述的测试系统，其特征在于，所述测试机台还提供起始向量；所述组合逻辑电路还包括重置�？椋苯邮盏剿銎鹗枷蛄渴保刂眯藕牛灰约凹剖？椋苯邮盏剿鲋刂眯藕攀保憧技剖奔剖侥现凳保龅谝淮⒋婺？樗⒋娴牟馐韵蛄勘惚蛔魑涑鱿蛄浚⒈淮椭了龅诙⒋婺？�。
9.根据如权利要求8所述的测试系统，其特征在于，所述第一储存�？榫哂卸喔龌捍嫫鳎靡源⒋娌馐韵蛄浚龅诙⒋婺？榫哂卸喔龌捍嫫鳎靡源⒋媸涑鱿蛄浚龅谝淮⒋婺？榈幕捍嫫魇坑胨龅诙⒋婺？榈幕捍嫫魇肯嗟龋⑶宜瞿现涤胨龅谝淮⒋婺？榈幕捍嫫魇坑泄�。
10.根据权利要求1所述的测试系统，其特征在于，所述主体电路包括 记忆胞数组，具有多个记忆胞；以及存取�？椋菟龅诙⒋婺？樗⒋娴氖涑鱿蛄浚运龆喔黾且浒写嫒《鳎龃嫒《魉拇嫒〗峁魑霾馐越峁�。
全文摘要
一种测试系统，其包括测试机台以及待测装置。测试机台根据第一操作时脉，输出至少两个测试向量，并根据测试结果，得知所述待测装置是否正常。待测装置根据第一操作时脉，接收测试向量，再根据第二操作时脉，处理测试向量，用以产生所述测试结果。第一操作时脉的频率小于第二操作时脉的频率。
文档编号G01R31/28GK102401877SQ20101059563
公开日2012年4月4日 申请日期2010年12月16日 优先权日2010年9月16日
发明者宁树梁 申请人:南亚科技股份有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
